| 主权项 |
1.一种非挥发性半导体记忆装置,其包含:一记忆单元阵列配置,其可分成复数单元阵列区域,每一单元阵列包括复数区块,该区块之其中每一区块具有电压可重写非挥发性记忆单元阵列;一资料消去部份,用以选取该记忆单元阵列的该区块之其中一或多个区块,以便如消去一消去区块而整个消去在选择区块中的资料;一消去资讯保持部份,其系在该记忆单元阵列的该等区块之其中每一区块中提供,用以保持指示该区块是否为该消去区块之消去资讯;一取回部份,用以连续读取该消去资讯,该消去资讯可由该复数单元阵列区域之其中每一单元阵列区域的该区块之其中每一区块中的该消去资讯所保持,以侦测该消去区块,该取回部份能以来自至少部分之其中每一部分及该复数单元阵列区域之其中每一单元阵列区域的该区块之其中每一区块之相同时序读取该消去资讯;及实施一消去确认之一消去确认部份,用以确认有关该消去区块的该等记忆单元之一消去状态,而该消去区块是透过该取回部分而侦测,该消去确认部分可重复有关该消去区块之一资料消去操作,而该消去区块未完全消去,而且该消去确认部份可随着该消去区块之消去确认而平行实施,该消去区块系以透过该取回部份而在相同时序上读取之该消去资讯而侦测。2.如申请专利范围第1项之非挥发性半导体记忆装置,其中当该取回部份读取来自该消去资讯保持部分的该消去资讯时,该取回部份可在相同时序上读取来自该记忆单元阵列中包括该所有单元阵列区域之其中每一区块的该消去资讯。3.如申请专利范围第1项之非挥发性半导体记忆装置,其中该取回部份包含:共同滙流排,该共同滙流排之其中每一共同滙流排系在该记忆单元阵列的该单元阵列区域之其中每一单元阵列区域中提供,该共同滙流排之其中每一共同滙流排系连接至该消去资讯保持部份;及一选择区块侦测电路,其系连接至该共同滙流排,用以监督该共同滙流排,以侦测该等区块之其中每一区块是否是该等消去区块之其中一对应区块,而该消去区块系在该资料消去期间选取。4.如申请专利范围第3项之非挥发性半导体记忆装置,其包含一放电路径,当该取回部份读取来自该消去资讯保持部份的该消去资讯时,可供随着该消去区块而将该共同滙流排放电,而该消去区块系在该资料消去期间选取。5.如申请专利范围第1项之非挥发性半导体记忆装置,其中该记忆单元阵列的该复数单元阵列区域系透过井而彼此分开。6.如申请专利范围第1项之非挥发性半导体记忆装置,其中该单元记忆阵列的该复数单元阵列区域系在单一井形成,并且透过指定一位址而彼此分开。7.一种非挥发性半导体记忆装置,其包含:一记忆单元阵列,其可分成复数单元阵列区域,每一单元阵列区域系包括复数区块,该区块之其中每一区块具有在其间配置的电压可重写非挥发性记忆单元;一资料消去部份,用以选取该记忆单元阵列的该区块之其中一或多个区块,以整个消去选择区块中的资料,而该选择区块系当作所要消去之一消去区块;一消去资讯保持部份,其系在该记忆单元阵列的该区块之其中每一区块提供,用以保持消去资讯以指示该区块是否为该消去区块;一侦测部分,用以读取该消去资讯,该消去资讯系由在该复数单元阵列区域之其中每一单元阵列区域中的该消去资讯保持部份所保持,以侦测该消去区块是否存在该单元阵列区域之其中每一单元阵列区域;及一消去确认部份,用以实施一消去确认,供确认与在该单元阵列区域中的该消去区块有关的该记忆单元之一消去状态,透过连续读取该区块之其中每一区块的该消去资讯,及随着未完全消去的该消去区块而重复的一资料消去操作而实施的该消去确认系与该消去区块有关。8.如申请专利范围第7项之非挥发性半导体记忆装置,其中该侦测部分可整个读取该消去资讯,该消去资讯系透过在该单元阵列区域之其中每一单元阵列区域的该消去资讯保持部分而保持。9.如申请专利范围第7项之非挥发性半导体记忆装置,其中该侦测部分包含:共同滙流排,该共同滙流排之其中每一共同滙流排系在该等记忆单元阵列的该单元阵列区域之其中每一单元阵列区域中提供,该共同滙流排之其中每一共同滙流排系连接至该消去资讯保持部份;及一选择区块侦测电路,其系连接至该共同滙流排,用以监督该共同滙流排,以侦测该单元阵列区域之其中每一单元阵列区域是否包括该等消去区块。10.如申请专利范围第9项之非挥发性半导体记忆装置,其包含一放电路径,当该消去资讯从该消去资讯保持部分读取时,可供随着该消去区块而将该共同滙流排放电,而该消去区块系在该资料消去期间选取。11.如申请专利范围第9项之非挥发性半导体记忆装置,其中该记忆单元阵列的该复数单元阵列区域系透过井而彼此分开。12.一种非挥发性半导体记忆装置,其包含:一记忆单元阵列,其可分成复数单元阵列区域,每一单元阵列区域系包括复数区块,该区块之其中每一区块具有在其间配置的电压可重写非挥发性记忆单元;一资料消去部份,用以选取该记忆单元阵列的该区块之其中一或多个区块,以整个消去选择区块中的资料,而该选择区块系当作所要消去之一消去区块;一消去资讯保持部份,用以保持单元阵列消去资讯,以指示该单元阵列区域之其中每一单元阵列区域是否包括该消去区块,该单元阵列区域之其中每一单元阵列区域;一侦测部分,用以读取来自该消去资讯保持部份的该单元阵列消去资讯,以侦测该消去区块是否存在该单元阵列区域之其中每一单元阵列区域;及一消去确认部份,用以实施一消去确认,供确认与在该单元阵列区域中的该消去区块有关的该记忆单元之一消去状态,透过连续读取该区块之其中每一区块的该消去资讯,及随着未完全消去的读消去区块而重复的一资料消去操作而实施的该消去确认系与该消去区块有关。13.如申请专利范围第12项之非挥发性半导体记忆装置,其中当该资料消去部份实施该资料消去时,该消去资讯保持部份可根据输入一位址暂存器的位址而产生及保持该单元阵列消去资讯。14.如申请专利范围第12项之非挥发性半导体记忆装置,其中该记忆单元阵列的该复数单元阵列区域系透过井而彼此分开。15.一种非挥发性半导体记忆装置之资料消去控制方法,该非挥发性半导体记忆装置具有分成复数单元阵列区域之一记忆单元阵列,而每一单元阵列区域包括复数区域,该区块之其中每一区块具有在其间配置的电压可重写非挥发性记忆单元,该资料消去控制方法包含:一资料消去步骤,用以选取该记忆单元阵列的该等区块之其中一或多个区块,以整个消去在当作一消去区块之选择区块中的资料;一消去资讯保持步骤,用以保持在该等记忆单元阵列之其中每一记忆单元阵列所提供一消去资讯保持部分中的消去资讯,该消去资讯可指示该区块是否为该消去区块;一取回步骤,用以连续读取在该复数单元阵列区域之其中每一单元阵列区域的该消去资讯保持部份中保持的该消去资讯,该区块之其中每一区块可侦测该消去区块,当读取来自该消去资讯保持部份的该消去资讯时,该取回步骤可在相同时序上读取来自至少部分之其中每一部分、及该复数单元阵列区域之其中每一单元阵列区域的该区块之其中每一区块的该消去资讯;及一消去确认步骤,用以实施一消去确认,供确认与该消去区块有关的该等记忆单元的一消去状态,而该消去区块是在该取回步骤上发现,该消去确认步骤可重复与未完全消去的该消去区块有关的一资料消去操作,而且该消去确认步骤系平行实施与该等消去区块有关的该消去确认,而该消去区块可根据该取回步骤在相同时序上读取的该消去资讯而发现。16.一种非挥发性半导体记忆装置之资料消去控制方法,而该非挥发性半导体记忆装置具有分成复数单元阵列区域之一记忆单元阵列,每一单元阵列区域包括复数区块,该区块之其中每一区块具有在其间配置的电压可重写非挥发性记忆单元,该资料消去控制方法包含:一资料消去步骤,用以选取该记忆单元阵列的该区块之其中一或多个区块,以整个消去在当作一消去区块之选择区块中的资料:一消去资讯保持步骤,用以保持在该记忆单元阵列之其中每一记忆单元阵列所提供一消去资讯保持部分中的消去资讯,该消去资讯可指示该区块是否为该消去区块;一侦测步辚,用以读取在该复数单元阵列区域之其中每一单元阵列区域的该消去资讯保持部份所保持的该消去资讯,以侦测该消去区块是否存在该单元阵列区域之其中每一单元阵列区域;及一消去确认步骤,用以实施一消去确认,供确认与在该等单元阵列区域的该消去区块有关的该记忆单元之一消去状态,其中该去区块的出现是在该侦测步骤发现,该消去确认的实施是与该消去区块有关,其系透过连续读取该区块之其中每一区块的该消去资讯,而且一资料消去操作的重复是与未完全消去的该消去区块有关。17.一种非挥发性半导体记忆装置之资料消去控制方法,而该非挥发性半导体记忆装置具有分成复数单元阵列区域之一记忆单元阵列,每一单元阵列区域包括复数区块,该等区块之其中每一区块具有在其间配置的电压可重写非挥发性记忆单元,该资料消去控制方法包含:一资料消去步骤,用以选取该记忆单元阵列的该等区块之其中一或多个区块,以整个消去在当作要消去的一消去区块的选择区块中的资料;一消去资讯保持部分,用以保持单元阵列消去资讯,以指示该等单元阵列区域之其中每一该单元阵列区域在该单元阵列区域之其中每一单元阵列区域的一消去资讯保持部分是否包括该消去区块;一侦测步骤,用以读取来自一消去资讯保持部分的该单元阵列消去资讯,以侦测该消去区块是否存在该等单元阵列区域之其中每一单元阵列区域;及一消去确认步骤,用以实施一消去确认,供确认与在该等单元阵列区域的该消去区块有关的该记忆单元之一消去状态,其中该消去区块的出现是在该侦测步骤发现,该消去确认的实施是与该消去区块有关,其系透过连续读取该等区块之其中每一区块的该消去资讯,而且一资料消去操作的重复是与未完全消去的该消去区块有关。图式简单说明:第一图系根据本发明的一NAND类型EEPROM之一较佳具体实施例方块图;第二图A系根据本发明而显示一记忆阵列的第一较佳具体置施例之等效电路图式;第二图B系根据两单元阵列是在不同井中形成的本发明而显示一非挥发性半导体记忆装置之第一较佳具体实施例截面图;第三图系显示在第一较佳具体实施例的资料消去电位之间关系图;第四图是在第一较佳具体实施例中的一列解码器电路图;第五图是在第一较佳具体实施例中的一选择区块侦测电路图;第六图系显示在第一较佳具体实施例中的一资料消去操作流程图;第七图A是在第一较佳具体实施例中的一资料消去时序图;第七图B是在第一较佳具体实施例中的一资料消去时序图(续第七图A);第七图C系显示4个单元阵列区域是在一记忆单元阵列提供之一结构方块图;第八图A系根据本发明的一NAND类型EEPROM之第二较佳具体实施例方块图;第八图B是在第二较佳具体实施例中的一资料消去操作流程图;第九图A是在第二较佳具体实施例中的一资料消去时序图(上半部);第九图B是在第二较佳具体实施例中的一资料消去时序图(下半部);第十图A是在第三较佳具体实施例中的一阵列选择旗号保持电路部份方块图;第十图B是在第十图A所示阵列选择旗号保持电路之一内部结构范例;第十图C是在第十图B所示的闩控电路之一内部结构范例;第十图D是在第十图A所示的一内部结构重合侦测电路范例;第十一图A系显示在第四较佳具体实施例中的一记忆单元阵列及一列解码器部份图式;第十一图B系根据两单元阵列在相同井中形成的本发明而显示一非挥发性半导体记忆装置的第四较佳具体实施例截面图;第十二图系显示在第四较佳具体实施例中的一资料消去操作流程图;以及,第十三图是在第四较佳具体实施例中的一选择区块侦测电路之一较佳范例方块图。 |
