| 主权项 |
1.一种用于保护一电路(110)以防静电放电之装置(210),其具有四个紧邻区域,该装置(210),包括:一第一区域(310)及一第三区域(330),其由具有一p-型导电性之一半导体基材所制成;及一第二区域(320)及一第四区域(340),其由具有一n-型导电性之该半导体基材所制成;其中当该第四区域(340)系连接该电路(110)之一正电源线(140)时,该第一端(310)系用于连接该电路(110)之一讯号端(115.120),及其中当该第一区域(310)系连接接地线(135)之一及该电路之一负电源线时,该第四区域(340)系用于连接该讯号端(115.120)。2.如申请专利范围第1项之装置(210),其中该第二、第三及第四区域(320.330.340)系结构以产生具有一增加增益之一npn电晶体(440)。3.如申请专利范围第1项之装置(210),进一步包括连接于该第三区域(330)及该第一区域(310)之一电阻。4.一种用于保护一电路(110)以防静电放电之双端装置(210),包括:一半导体基材之四个区域,其中该四个区域之一导电性系替代于p-型及n-型之间;该四个区域之一第一区域(310)系该双端装置(210)之一阳极(245),及该四个区域之一第四区域(340)系该双端装置(210)之一阴极(250),该第一区域(310)系该p-型;其中当该阴极端(250)系用于连接该电路(110)之一正电源线(140)时,该阳极端(245)系用于连接该电路之一讯号端(115.120),及其中当该阳极端(245)系用于连接该电路一接地线(135)及一负电源线之一时,该阴极端(250)系用于连接该讯号端(115.120)。5.如申请专利范围第4项之变端装置(210),其中该第二、第三及第四区域(320.330.340)系结构以产生具有高增益之一npn电晶体。6.如申请专利范围第4项之变端装置(210),进一步包括一电组(R),其连接于该第一区域(310)及第三区域(330)之间,及该第三区域(330)系定位于该第四区域(340)及一第二区域(320)之间。7.一种保护电路配置,包含:一电路(110),其具有一输入端(115)及一输出端(120),该电路(110)系连接用于提供一正电电压之一第一电源线(140),及用于提供一负电压及接地之一之一第二电源线(135)。一复数用于保护该电路(110)以防静电放电之保护装置(210),每一该复数保护装置(210)具有一第一区域(310)及一第三区域(330),其由具有一p-型导电性之一半导体基材所制成;及一第二区域(320)及一第四区域(340),其由具有一n-型导电性之该半导体基材所制成;其中该复数保护装置之一第一保护装置之一第一区域(310)及该复数保护装置之一第二保护装置之一第四区域(340)系连接该输入端(115),及其中该第一保护装置之一第四区域(340)系连接该第一电源线(140),及该第二保护装置之一第一区域(310)系连接该第二电源线。8.如申请专利范围第7项之保护电路配置,其中该复数保护装置之一第三保护装置之一第一区域(310)及该复数保护装置之一第四保护装置之一第四区域(340)系连接该输出端(120),及其中该第三保护装置之一第四区域(340)系连接该第一电源线(140),及该第四保护装置之一第一区域(310)系连接该第二电源线(135)。9.如申请专利范围第7项之保护电路配置,进一步包括连接于该输入端(115)之一输入垫(125),及连接于该输出端(120)之一输出整(130)。10.如申请专利范围第7项之保护电路配置,进一步包括连接于该第一电源线(140)及该第二电源线(135)之间之一电源供给钳位电路(155)。图式简单说明:图1表示一般电路配置,其系保护以防静电放电(ESD);图2表示一电路配置,其系经利用如本发明静电放电二极体,使其受保护以防静电放电;图3表示如图2所示更详细之静电放电二极体之一;图4表示一一般二极体及如本发明静电放电二极体之顺向偏压电流-电压特性曲线图;图5表示具有一电阻之静电放电二极体之一实施例;图6表示如本发明具有一高增益区域之一静电放电二极体之另一实施例; |
