| 主权项 |
1.一种记忆体系统,包含:一个核心处理器;以及一个耦接到该核心处理器的快取记忆体,该快取记忆体有一个第一区块和一个第二区块,其中该第一区块和该第二区块是被连接到该核心处理器,以允许实质地同时对该核心处理器进行资料存取。2.如申请专利范围第1项之系统,其中该核心处理器是一个数位处理器核心。3.如申请专利范围第1项之系统,进一步包含:一个被分割成许多区域之实体的记忆体,每个区域有一个可程式的大小。4.如申请专利范围第3项之系统,其中该快取记忆体的该第一区块与该第二区块是被对映到该实体记忆体的许多区域上。5.如申请专利范围第3项之系统,其中该第一区块和该第二区块的大小与该等许多区域上的可程式大小匹配。6.如申请专利范围第5项之系统,其中该可程式大小是够小的,以增加未最佳化的程式码存取该第一区块和该第二区块的机会。7.如申请专利范围第5项之系统,其中该可程式大小是够大的,以允许暂存器映对在该快取记忆体的一个单一区块上。8.如申请专利范围第4项之系统,其中该第一区块和该第二区块被映对到该许多区域上的两个连续的区域。9.如申请专利范围第8项之系统,进一步包含:一个映对元件,选择映对至该第一区块和该第二区块的该连续的区域。10.如申请专利范围第9项之系统,其中该映对元件是一个区块选择位元。11.如申请专利范围第9项之系统,其中该映对元件包含一个位址位元存取器,经由监视在该实体记忆体的一个位址的特定的位元,决定第一区块和第二区块被映对的地方。12.一种记忆体装置,包含:一个核心处理器,以及许多耦接到该核心处理器的快取记忆体组,其中该等快取记忆体的记忆体组被连接到该核心处理器,以提供实质地同时的对该核心处理器的资料存取。13.如申请专利范围第12项之装置,其中该核心处理器是一个数位信号处理器核心。14.如申请专利范围第12项之装置,进一步包含:一个分隔成拥有特定的大小的区域之实体的记忆体。15.如申请专利范围第14项之装置,其中该特定的大小是可程式至介于4千位元组和32百万位元组之间的数値。16.如申请专利范围第14项之装置,其中该快取记忆体的许多的记忆体组是被映对到该区域的连续的区域。17.一种映对一个快取记忆体到一个实体记忆体的方法,包含:将实体记忆体程式化成一个特定大小的多个区域;选择快取记忆体的一个区块映对到该等区域上的每个区域;以及映对该区块到该区域的每个区域上。18.如申请专利范围第17项之方法,其中该可程式化包含分隔实体记忆体成够小的区域,以增加未被最佳化的程式码存取比该区域的一个区域有较多的机会。19.如申请专利范围第17项之方法,其中该可程式化包含分隔实体记忆体成够大的区域,以允许暂存器映对在区域的一个单一区块上。20.如申请专利范围第17项之方法,进一步包含同时地对该区块的两个区块的存取作业。21.一种包含一个电脑可读的储存媒体之装置,该媒体具有可执行的指令,使得电脑能够:将实体记忆体程式化成一个特定大小的多个区域;选择快取记忆体的一个区块映对到该区域上的每个区域;以及映对该区块到该区域的每个区域上。22.如申请专利范围第21项之装置,其中该实体记忆体被分隔成够小的区域,以增加未被最佳化的程式码存取比该区域的一个区域有较多的机会。23.如申请专利范围第21项之装置,其中该实体记忆体被分隔成够大的区域,以允许暂存器映对在区域的一个单一区块上。图式简单说明:图1是一个根据本发明的一个实施例的一个数位信号处理器(DSP)的方块图;图2是一个根据本发明的一个实施例,包含两个超级记忆体组的一个记忆体系统的方块图;图3是显示最小记忆体组的记忆体系统的其他的实施例;图4显示一个根据一个实施例,将一个快取记忆体位址地图区分成每16千位元组的连续的记忆体区域;图5显示一个根据一个实施例,将一个快取记忆体位址地图区分成每8百万位元组的连续的记忆体区域;且图6是一个根据本发明的一个实施例的可程式的记忆体选择过程。 |
