| 主权项 |
1.一种半导体记忆行列包含多数个记忆元、多数条字线及多数个字线驱动器,前述字线驱动器系分成第一及第二组,其中前述第一组配置在前述记忆行列之一侧上具前述第二组系配置在前述记忆行列之另一侧上。2.如申请专利范围第1项之半导体记忆行列,其中每一字线驱动器系连至前述多数条字线处。3.如申请专利范围第1或2项之半导体记忆行列,其中前述字线驱动器数量为2"且数量为2k之前述字线系相关于前述每一字线驱动器,其中n及k均为整数,n大于0,且n大于k。4.如申请专利范围第3项之半导体记忆行列,其中前述第一组包含若干个字线驱动器其数量等于前述第二组中之字线驱动器之数量。5.如申请专利范围第4项之半导体记忆行列,另包含至少一行解码器其配置成启动前述字线驱动器。6.如申请专利范围第5项之半导体记忆行列,其中前述行解码器之数量系等于前述字线驱动器之数量且前述每一字线驱动器系指定给一个别之行解码器。7.如申请专利范围第6项之半导体记忆行列,其中单一或多数行解码器系配置在记忆行列之一或多侧上。8.如申请专利范围第7项之半导体记忆行列,包含多数个行解码器,其被分成配置在前述记忆行列之一侧上之第一组以及配置在前述记忆行列之另一侧上之第二组。9.如申请专利范围第7项之半导体记忆行列,包含多数个行解码器其仅配置在前述记忆行列之一侧上,前述位在记忆行列之另一侧上之字线驱动器系在平行于前述字线之方 |
