| 主权项 |
1.一种半导体积体电路装置,系属于一种在半导体晶片的主面上至少形成有包含第1氧化矽膜,SOG(SpinOn Glass)膜及第2氧化矽膜的层叠膜之层间绝缘膜,且在上述层间绝缘膜的上部形成有接合衬垫之半导体积体电路装置,其特征为:在上述接合衬垫的下部,经由上述层间绝缘膜,以预定的间距而配置有复数的配线,且至少上述复数配线的上部的SOG膜将被予以去除;2.如申请专利范围第1项所记载之半导体积体电路装置,其中上述复数的配线系配置成相互平行延伸之图形。3.如申请专利范围第1项所记载之半导体积体电路装置,其中上述复数的配线系配置成相互成岛状分离之图形。4.如申请专利范围第1项所记载之半导体积体电路装置,其中上述复数的配线为形成电气性的浮动状态之虚拟配线。5.如申请专利范围第1项所记载之半导体积体电路装置,其中在上述复数的配线的下部,经由第2层间绝缘膜而配置有第2配线。6.如申请专利范围第1,2,3,4或5项所记载之半导体积体电路装置,其中在上述复数的配线的间隔领域中埋入有上述SOG膜。7.一种半导体积体电路装置,系属于一种在半导体晶片的主面之第1领域中形成有由记忆格选择用MISFET及其上部所配置的资讯储存用容量元件而构成之DRAM的记忆格,同时还在上述资讯储存用容量元件的上部形成有至少包含第1氧化矽膜,SOG膜及第2氧化矽膜的层叠膜之层间绝缘膜,且在上述半导体晶片的主面之第2领域的上述层间绝缘膜的上形成有接合衬垫之半导体积体电路装置,其特征为:在上述接合衬垫的下部,经由上述层间绝缘膜,以预定的间距而配置有复数的配线,且至少上述复数配线的上部的SOG膜将被予以去除。8.一种TCP(TapeCarrier Package)型半导体积体电路装置,其特征为:在申请专利范围第1,2,3,4,5,6或7项所记载之半导体晶片的接合衬垫上,经由连接电极而来接合导线的一端。9.一种半导体积体电路装置的制造方法,其特征系具有下列之工程:(a)将半导体元件形成于半导体晶片的主面的第1领域中之工程;及(b)经由一层或复数层的层间绝缘膜来将一层或复数层的配线形成于上述半导体元件的上部之工程;及(c)在形成上述1层或复数层的配线之中最上层的配线之工程中,以所定的间距来将复数的配线予以配置于上述半导体晶片的主面的第2领域之工程;及(d)将第1氧化矽膜堆积于包含上述复数的配线之上述最上层的配线的上部之后,在上述第1氧化矽的上部涂布SOG膜之工程;及(e)藉由上述SOG膜的深蚀刻,而来至少除去上述复数的配线的上部的上述SOG膜之工程;及(f)在上述半导体晶片的主面上堆积第2氧化矽膜之后,将堆积于上述第2氧化矽膜的上部之导电膜予以形成图案,藉此来将接合衬垫形成于上述复数的配线的上部之工程。10.如申请专利范围第9项所记载之半导体积体电路装置的制造方法,其中将上述复数的配线予以配置成相互平行延伸之图形。11.如申请专利范围第9项所记载之半导体积体电路装置的制造方法,其中将上述复数的配线予以配置成相互成岛状分离之图形。12.如申请专利范围第9项所记载之半导体积体电路装置的制造方法,其中上述复数的配线为形成电气性的浮动状态之虚拟配线。13.如申请专利范围第9项所记载之半导体积体电路装置的制造方法,其中在上述(b)工程中,将1层或复数层的配线予以形成于上述接合衬垫的下层。14.一种半导体积体电路装置的制造方法,其特征系具有下列之工程:(a)在上述半导体晶片的主面上堆积第1导电膜之后,将上述第1导电膜予以形成图案,藉此来将构成DRAM之记忆格的一部分之记忆格选择用MISFET的闸极予以形成于上述半导体晶片的主面之第1领域,以及将构成上述DRAM的周边电路之MISFET的闸极予以形成于上述半导体晶片的主面之第2领域之工程;及(b)经由第1绝缘膜而在上述记忆格选择用MISFET与上述周边电路的MISFET的上部堆积第2导电膜之后,将上述第2导电膜予以形成图案,藉此来形成上述记忆格选择用MISFET的源极领域,及连接于汲极领域的一方的位元线与上述周边电路的MISFET的源极领域,以及连接于汲极领域的一方的周边电路的第1层配线之工程;及(c)经由第2绝缘膜而在上述位元线与上述第1配线的上部堆积第3导电膜之后,将上述第3导电膜予以形成图案,藉此来形成上述记忆格选择用MISFET的源极领域,及连接于汲极领域的他方之资讯储存用容量元件的下部电极之工程;及(d)经由第3绝缘膜而在上述资讯储存用容量元件的下部电极的上部堆积第4导电膜之后,将上述第4导电膜与上述第3绝缘膜予以形成图案,藉此来形成上述资讯储存用容量元件的上部电极与容量绝缘膜之工程;及(e)经由第4绝缘膜而在上述资讯储存用容量元件的上部堆积第5导电膜之后,将上述第5导电膜予以形成图案,藉此来形成连接于上述资讯储存用容量元件的上部电极的配线与周边电路的第2层配线之工程;及(f)在上述(e)工程中将上述第5导电膜予以形成图案,藉此以所定的间距来将复数的配线予以配置于上述半导体晶片的主面的第3领域之工程;及(g)在连接于上述资讯储存用容量元件的上部电极的配线与周边电路的第2层配线与上述复数的配线的上部堆积第1氧化矽膜之后,将SOG膜涂布于上述第1氧化矽膜的上部之工程;及(h)藉由上述SOG膜的深蚀刻,而来至少除去上述复数的配线的上部的上述SOG膜之工程;及(i)在上述半导体晶片的主面上堆积第2氧化矽膜之后,将堆积于上述第2氧化矽膜的上部之第6导电膜予以形成图案,藉此来将接合衬垫形成于上述复数的配线的上部之工程。15.如申请专利范围第14项所记载之半导体积体电路装置的制造方法,其中在将上述第1-第4导电膜中之至少1层的导电膜予以形成图案的工程中,于上述接合衬垫的下层形成1层或复数层的配线。16.一种半导体积体电路装置的制造方法,其特征系具有下列之工程:(a)准备一在主面上至少形成有包含第1氧化矽膜,SOG膜及第2氧化矽膜的层叠膜之层间绝缘膜,并在上述层间绝缘膜的上部形成有接合衬垫,在上述接合衬垫的下部经由上述层间绝缘膜以预定的间距而配置有复数的配线,且至少上述复数配线的上部的SOG膜将被予以去除之半导体晶片,及至少在其一面上形成有导线的绝缘带之工程;及(b)在上述半导体晶片的接合衬垫上以导线来接合金属球之工程;及(c)将上述金属球的表面予以平坦化,藉此在上述接合衬垫上形成接点电极之工程;及(d)将形成于上述绝缘带的导线的一端部予以接合于上述接点电极上之工程。17.一种多晶片模组型半导体积体电路装置,其特征系将藉由申请专利范围第16项所记载的制造方法而取得的TCP(Tape CarrierPackage)型半导体积体电路装置予以复数层叠而安装于印刷配线基板上者。18.一种半导体积体电路装置,系属于一种在半导体晶片的主面上形成有至少包含第1绝缘膜,平坦化膜与第2绝缘膜的层叠膜之层间绝缘膜,并且在上述层间绝缘膜的上部形成有接合衬垫之半导体积体电路装置,其特征为:在上述接合衬垫的下部经由上述层间绝缘膜而配置有复数的配线,并且至少在上述复数的配线的上部形成一可令上述第1绝缘膜与上述第2绝缘膜接触之接合力,其中上述第1绝缘膜与上述第2绝缘膜的接合力要比上述第1绝缘膜或上述第2绝缘膜与上述平坦化膜的接合力来得大。19.如申请专利范围第18项所记载之半导体积体电路装置,其中上述第1绝缘膜与上述第2绝缘膜系由同一绝缘材料所构成者。20.如申请专利范围第18或19项所记载之半导体积体电路装置,其中上述复数的配线为浮动状态之虚拟配线。21.如申请专利范围第18或19项所记载之半导体积体电路装置,其中上述平坦化膜系由SOG膜所构成,上述平坦化膜系于上述配线间,形成于上述第1绝缘膜与第2绝缘膜之间。22.一种半导体积体电路装置,系属于一种在半导体基板上形成有层间绝缘膜,在上述层间绝缘膜的上部形成有接合衬垫之半导体积体电路装置,其特征为:在上述接合衬垫的下部配置有复数的配线;在上述接合衬垫与上述复数的配线之间形成有上述层间绝缘膜;上述层间绝缘膜系具有第1绝缘膜,及形成于上述第1绝缘膜上的第2绝缘膜,以及第3绝缘膜;至少上述复数的配线的上部,系以上述第1绝缘膜与上述第2绝缘膜能够接触之方式而构成;在上述复数的配线间,于上述第1绝缘膜与上述第2绝缘膜之间形成有上述第3绝缘膜。23.如申请专利范围第22项所记载之半导体积体电路装置,其中上述第1绝缘膜与上述第2绝缘膜的接合力要比上述第1或第2绝缘膜与上述第3绝缘膜的接合力来得大。24.如申请专利范围第22项所记载之半导体积体电路装置,其中上述复数的配线为浮动状态之虚拟配线。25.如申请专利范围第22,23或24项所记载之半导体积体电路装置,其中上述第3绝缘膜系由SOG膜所构成,上述第1绝缘膜与上述第2绝缘膜系由同一绝缘材料所构成。26.一种TCP(Tape Carrier Package),其特征为:在申请专利范围第22,23或24项所记载之半导体积体电路装置的接合衬垫上,经由连接电极而来接合导线的一端。27.一种TCP(Tape Carrier Package),其特征为:在申请专利范围第25项所记载之半导体积体电路装置的接合衬垫上,经由连接电极而来接合导线的一端。28.一种半导体积体电路装置的制造方法,其特征为:在申请专利范围第22,23或24项所记载之半导体积体电路装置的接合衬垫上形成连接电极。29.一种半导体积体电路装置的制造方法,其特征为:在申请专利范围第25项所记载之半导体积体电路装置的接合衬垫上形成连接电极。图式简单说明:第一图系表示本发明的实施形态之形成DRAM的半导体晶片之全体平面图。第二图系表示本发明的实施形态之形成DRAM的半导体晶片之扩大平面图。第三图系表示本发明的实施形态之形成DRAM的半导体晶片之要部平面图。第四图系表示本发明的实施形态之形成DRAM的半导体晶片之要部平面图。第五图系表示接合衬垫及其下部配线(虚拟配线)的图案之平面图。第六图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第七图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第八图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第九图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第十图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第十一图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第十二图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第十三图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第十四图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第十五图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第十六图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第十七图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第十八图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第十九图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第二十图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第二十一图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第二十二图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第二十三图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第二十四图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第二十五图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第二十六图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第二十七图系表示配置于接合衬垫的下部之配线(虚拟配线)的宽度及间隔之说明图。第二十八图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第二十九图系表示本发明的实施形态之DRAM的制造方法之半导体基板的要部剖面图。第三十图系表示本发明的实施形态之TCP的制造方法之立体图。第三十一图系表示本发明的实施形态之TCP的制造方法之要部剖面图。第三十二图系表示本发明的实施形态之TCP的制造方法之要部剖面图。第三十三图系表示本发明的实施形态之TCP的制造方法之要部剖面图。第三十四图系表示本发明的实施形态之TCP的制造方法之要部平面图。第三十五图(a)及(b)系表示本发明的实施形态之TCP的制造方法之要部平面图。第三十六图系表示本发明的实施形态之TCP的制造方法之立体图。第三十七图系表示本发明的实施形态之TCP的制造方法之要部剖面图。第三十八图系表示本发明的实施形态之层叠记忆体模组之要部剖面图。第三十九图(a)及(b)系表示本发明的其他实施形态之TCP的制造方法之要部平面图。第四十图系表示本发明的其他实施形态之接合衬垫及其下部配线(虚拟配线)的图案之平面图。第四十一图系表示本发明的其他实施形态之DRAM的制造方法之半导体基板的要部剖面图。第四十二图(a),(b),(c)系表示经本发明者检讨后之接合衬垫的剥离模式之说明图。第四十三图(a),(b),(c)系表示后工程接点方式之TCP的制造流程之要部说明图。第四十四图系表示本发明的其他实施形态之接合衬垫及其下部配线(虚拟配线)的图案之平面图。第四十五图系表示本发明的其他实施形态之形成DRAM的半导体晶片之要部剖面图。第四十六图系表示本发明的其他实施形态之形成DRAM的半导体晶片之要部剖面图。 |
