一种数字示波器触发系统

摘要

本发明提供一种数字示波器触发系统，所述模数转换ADC模块,用于将示波器模拟通道过来的模拟信号转换成数字信号；所述数据重组模块,用于将模数转换ADC模块输出的4路8位625Mbps的数据流进行并行接收并缓冲存储输出x(n)给上采样器模块；所述上采样器模块，用于接收数据重组模块的信号x(n)，使屏幕的像素点和波形采样点保持一致；所述数字比较器将上采样器输出的信号y(n)与规定的触发门限值0‑255进行比对，改变输出电平，输出触发信号。采用上述方案，数字触发系统完全在FPGA中实现，采用数字内插的方式提高了时间间隔测量的精度，减小了示波器的触发抖动，在不需要数字后处理补偿抖动的情况下，极大提高了处理速度和刷新速率。

主权项

一种数字示波器触发系统,其特征在于,由模数转换ADC模块、数据重组模块、上采样器模块、数字比较器模块组成并依次连接；所述模数转换ADC模块,用于将示波器模拟通道传送的模拟信号转换成数字信号，产生2.5GSa/s采样率的采样数据，系统外部的时钟发生模块,用于为数字示波器触发系统提供1.25GHz的同步时钟，1.25GHz的时钟信号发送至所述模数转换ADC模块中的时钟分配模块，产生1.25GHz的0°和180°相位差的时钟信号分别送到模数转换ADC模块中的两个1.25GSa/s采样率的ADC中进行交叉采样产生2路8位1.25Gbps的数据流，所述1.25Gbps的数据流在625MHz时钟控制下经过1：2解复用输出，产生4路8位的625Mbps的数据流及625MHz的同步时钟发送至数据重组模块作为数据重组模块的数据输入和时钟输入；所述数据重组模块,用于将模数转换ADC模块输出的4路8位625Mbps的数据流进行并行接收并缓冲存储输出x(n)给上采样器模块；所述上采样器模块，用于接收数据重组模块的信号x(n)，通过插值算法进行重采样，使屏幕的像素点和波形采样点保持一致；所述数字比较器模块将上采样器模块输出的信号y(n)与规定的触发门限0‑255进行比对，如果检测到样本点y(n)大于规定的触发门限，所述数字比较器模块改变输出电平，输出触发信号。