主权项 |
一种基于FPGA的高性能查找表电路,其特征在于采用逻辑门单元和CMOS传输管混合设计,对于4输入查找表,由一级反相器、一级缓冲器、两级CMOS低阈值传输管以及一个与非门组成;其中,所述一级缓冲器(I16)由两个反相器构成,设置于查找表输出端Q前;一级反相器(I0~I15),设置于查找表的数据存储单元SRAM的反相输出<img file="546067dest_path_image001.GIF" wi="21" he="17" />~<img file="dest_path_image002.GIF" wi="29" he="18" />后;两级CMOS低阈值传输管(C0~C15和C16~C19)分别设置于一级反相器(I0~I15)后和缓冲器(I16)前;一级与非门输出设置于CMOS低阈值传输管的控制端;设:P0、P1~P15代表16个SRAM编程点的存储值,但是编程点的值都是从SRAM的反相端输出端,即<img file="821191dest_path_image001.GIF" wi="21" he="16" />~<img file="651612dest_path_image002.GIF" wi="29" he="18" />;A1、A2、A3、A4代表查找表的4个函数输入端,A1B、A2B、A3B、A4B依次代表查找表的4个函数输入端A1、A2、A3、A4取反之后的信号,Q是查找表输出端;对4个输入A1~A4的译码采用两位译码的方式,即查找表的第一、第二函数输入端(A1、A2),以及取反之后的信号(A1B和A2B)的组合经过一个与门实现对第一级CMOS低阈值传输管电路(C0~C15)的控制,查找表的第三、第四函数输入端(A3、A4),以及取反之后的信号(A3B和A4B)的组合经过一个与门实现对第二级CMOS低阈值传输管电路(C16~C19)的控制;其中,CMOS低阈值传输管(C0~C19)是由低阈值NMOS管和低阈值PMOS管并联而成,并且NMOS管和PMOS管尺寸相同;SRAM存储的值经过反相端输出<img file="986779dest_path_image001.GIF" wi="20" he="17" />~<img file="653384dest_path_image002.GIF" wi="29" he="19" />,经过一级反相器(I0~I15)和一级缓冲器(I16),2级CMOS低阈值传输管(C0~C15、C16~C19),最终到达查找表输出端Q。 |