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经营范围
发明名称
増幅回路
摘要
バイアス生成段回路(200)にてフローティングレジスタ(201)の両端を第1ノード及び第2ノードとし、両ノードを入力とする出力段回路(300)を出力トランジスタ(MN31,MP31)及び位相補償容量(C1,C2)で構成する。出力端子の電圧変動に連動した第1ノードの電圧変動を抑制するように第1ノードの電圧を制御する第1の出力電流制限回路(400)と、出力端子の電圧変動に連動した第2ノードの電圧変動を抑制するように第2ノードの電圧を制御する第2の出力電流制限回路(500)とを更に設ける。
申请公布号
JPWO2013179565(A1)
申请公布日期
2016.01.18
申请号
JP20140518246
申请日期
2013.04.24
申请人
パナソニックIPマネジメント株式会社
发明人
岡 隆司;上田 明志
分类号
H03F3/30;H03F3/34
主分类号
H03F3/30
代理机构
代理人
主权项
地址
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