| 摘要 |
본 발명의 반도체 장치의 칩 적층체(11)는, 제1 반도체 칩(중간 메모리 칩(2b))과 제2 반도체 칩(IF 칩(3))이 적층된 구성을 가지고 있다. 제1 반도체 칩은, 일측면에 형성된 회로 형성층 및 제1 범프 전극(표면 범프 전극(22a))과, 타측면에 형성된 제2 범프 전극(이면 범프 전극(23a))을 가진다. 제2 반도체 칩은, 일측면에 형성된 회로 형성층 및 제3 범프 전극(표면 범프 전극(22b))과, 타측면에 형성된 제4 범프 전극(이면 범프 전극(23b))을 가진다. 제1 반도체 칩의 회로 형성층과 제2 반도체 칩의 회로 형성층이 대향하고, 제1 범프 전극과 제3 범프 전극이 전기적으로 접속되도록, 제1 반도체 칩과 제2 반도체 칩이 적층되어 있다. |
