| 发明名称 | 半导体器件及其制造方法 | ||
| 摘要 | 在包含铜膜的耦合结构中实现提高的抗SIV性和提高的抗EM性。一种半导体器件，包括：半导体衬底；在半导体衬底上或上方形成的第二绝缘层；在第二绝缘膜上形成的第二阻挡金属膜，能够防止铜扩散到第二绝缘膜中；以及形成在第二阻挡金属膜上以便与第二阻挡金属膜接触并包含铜和碳的导电膜，其中在第二导电膜中，沿淀积方向的碳浓度的分布包括第一峰值和第二峰值。 | ||
| 申请公布号 | CN101038904A | 申请公布日期 | 2007.09.19 |
| 申请号 | CN200710005347.5 | 申请日期 | 2007.02.14 |
| 申请人 | 恩益禧电子股份有限公司 | 发明人 | 古谷晃;有田幸司;黑川哲也;野田香织 |
| 分类号 | H01L23/522(2006.01);H01L23/532(2006.01);H01L21/768(2006.01) | 主分类号 | H01L23/522(2006.01) |
| 代理机构 | 中原信达知识产权代理有限责任公司 | 代理人 | 孙志湧;陆锦华 |
| 主权项 | 1.一种半导体器件，包括：半导体衬底；在所述半导体衬底上或上方形成的绝缘膜；在所述绝缘膜上形成的阻挡金属膜；以及导电膜，形成在所述阻挡金属膜上从而与所述阻挡金属膜接触，并包含铜、具有低于铜的标准电极电位的金属以及碳，其中在所述导电膜中，沿淀积方向的碳浓度的分布包括第一峰值和第二峰值，以及其中在所述导电膜和所述阻挡金属膜之间的界面中以比在其他区域中更高的浓度包含具有低于铜的标准电极电位的所述金属。 | ||
| 地址 | 日本神奈川 | ||