积层芯片结构改良

摘要

本实用新型是积层芯片结构改良，提供一种印刷层数多、效能高、改善积层电感内部杂散电容的积层芯片结构改良，本实用新型是在芯片本体的陶瓷内埋入垂直的薄片状银制线圈(内电极)，且该银制线圈利用二端的银电极向外导通；借此，以往容易产生的电容寄生效应、杂散电容量也能运用垂直积层的银制线圈予以降低或排除。

主权项

1.一种积层芯片结构改良，其特征在于，包括有：一芯片本体，其主要是以陶瓷材质制成，在该陶瓷外端一体烧结有银电极；数层银制线圈，其呈薄片状，且各银制线圈依序串连，该银制线圈埋设在该芯片本体的陶瓷内，并运用最外侧的接头埋设连接于该芯片本体的银电极，该银制线圈薄片在该陶瓷内呈垂直状积层排列。