| 摘要 |
本発明は、高電圧ＪＦＥＴを開示する。高電圧ＪＦＥＴは、第１導電型エピタキシャル層上に配置された第２導電型ドリフト領域と；第２導電型ドリフト領域内に配置された第２導電型ドレイン高ドープ領域と；第２導電型ドリフト領域上及び第２導電型ドレイン高ドープ領域の１つの側に配置されたドレイン端子酸素領域と；第２導電型ドリフト領域の１つの側に配置された第１導電型ウェル領域と；第１導電型ウェル領域上に配置された第２導電型ソース高ドープ領域及び第１導電型ゲート高ドープ領域、並びにゲートソース端子酸素領域と；第２導電型ソース高ドープ領域と第２導電型ドリフト領域との間に配置された第２導電型チャネル層と；第２導電型チャネル層上に配置された誘電体層及びフィールド電極プレートとを含む。ドレイン電極が、第２導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、フィールド電極プレートと第２導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、第１導電型ゲート高ドープ領域から電気的に導出される。このトランジスタは高降伏電圧を有し、集積容易である。【選択図】図１ |
