一种低硬件复杂度的交织器

摘要

本发明公开了一种低硬件复杂度的交织器，包括：数据地址生成模块，用于生成读写地址；参数查找表模块，该参数查找表模块内寄存着一系列参数，用于生成地址；时序控制模块，用于控制输入输出时序，以实现在一个时钟下完成断点写入和连续读出；乒乓RAM存储模块，该乒乓RAM存储模块通过乒乓操作，将数据写入与读出同时进行；控制该交织器工作的总控制模块；所述数据地址生成模块与参数查找表模块、时序控制模块、乒乓RAM存储模块连接，所述时序控制模块还与参数查找表模块连接，所述总控制模块还与时序控制模块、乒乓RAM存储模块连接。本发明通过一次性读写操作完成整个交织的功能，并且满足向下兼容、能够断点输入、可进行复用的特点。

主权项

一种低硬件复杂度的交织器，其特征在于，包括：数据地址生成模块(1)，该数据地址生成模块(1)用于生成读写地址；参数查找表模块(2)，该参数查找表模块(2)内寄存着一系列参数，用于生成地址；时序控制模块(3)，该时序控制模块(3)用于控制输入输出时序，以实现在一个时钟下完成断点写入和连续读出；乒乓RAM存储模块(4)，该乒乓RAM存储模块(4)通过乒乓操作，将数据写入与读出同时进行；以及控制该交织器工作的总控制模块5；所述数据地址生成模块(1)与参数查找表模块(2)、时序控制模块(3)、乒乓RAM存储模块(4)连接，所述时序控制模块(3)还与参数查找表模块(2)连接，所述总控制模块(5)还与时序控制模块(3)、乒乓RAM存储模块(4)连接。