具有可编程异常处理等待时间的数字处理器及用于处理处理器中的异常的方法

摘要

本发明揭示一种具有可编程异常处理等待时间的数字处理器，其可具有：数字处理器的处理单元CPU；与所述CPU耦合的异常控制器；及与所述CPU耦合的控制寄存器，其中所述控制寄存器可操作以将所述CPU的操作模式设定为两种模式中的至少一者，其中在第一模式中，所述CPU具有固定异常处理等待时间，且在第二模式中，所述CPU具有可变异常处理等待时间。

主权项

一种具有可编程异常处理等待时间的数字处理器，其包含：数字处理器的中央处理单元CPU，其可操作以执行具有可变执行时间的指令，与所述CPU耦合的异常控制器，其中当所述CPU接收到异常信号，最小异常等待时间取决于需要在异常能够被所述CPU处理之前执行的指令的执行时间，与所述CPU耦合的控制寄存器，其中所述控制寄存器可操作以将所述CPU的操作模式设定为两种模式中的至少一者，其中在第一模式中，所述CPU具有固定异常处理等待时间，且在第二模式中，所述CPU具有可变异常处理等待时间，所述可变异常处理等待时间取决于在处理该异常之前必须完成的未决指令的执行时间。