一种DDR3 PHY SSTL15输出驱动电路

摘要

本发明提供了一种DDR3 PHY SSTL15输出驱动电路，所述输出驱动电路包括：至少一个输出模块，各个所述输出模块并行连接；其中，每个所述输出模块包括：前驱动电路和后驱动电路；前驱动电路包括：六个非门、四个与非门、两个多选一电路、n个第一输出转换电路和n个第二输出转换电路，后驱动电路包括：n个NMOS组、n个PMOS组和两个二极管。本发明提供的DDR3 PHY SSTL15输出驱动电路实现了能够输出DDR3 PHY SSTL15的待发送数据。并且能够分别处于发送状态和接收状态，处于发送状态时通过前驱动电路输出待发送数据，处于接收状态时后驱动电路输出高阻状态用于阻抗匹配。

主权项

一种DDR3PHY SSTL15输出驱动电路，其特征在于，所述输出驱动电路包括：至少一个输出模块，各个所述输出模块并行连接；其中，每个所述输出模块包括：前驱动电路和后驱动电路；所述前驱动电路包括：第一非门、第二非门、第三非门、第四非门、第五非门、第六非门、第一与非门、第二与非门、第三与非门、第四与非门、第一多选一电路、第二多选一电路、n个第一输出转换电路和n个第二输出转换电路；n≥1；所述后驱动电路包括：n个NMOS组、n个PMOS组、第一二极管和第二二极管；每个所述NMOS组包括至少一个NMOS管，每个所述PMOS组包括至少一个PMOS管；所述第一与非门的两个输入端分别用于接收输出模块使能信号和发送状态使能信号；其中，当所述输出模块为使能状态时，所述输出模块使能信号为高电平，当所述输出模块为禁用状态时，所述输出模块使能信号为低电平；当所述输出模块为发送状态时，所述发送状态使能信号为高电平，当所述输出模块为接收状态时，所述发送状态使能信号为低电平；所述第一与非门的输出端连接所述第一非门的输入端，所述第一非门的输出端连接所述第二与非门的第一输入端和所述第二非门的输入端；所述第二与非门的第二输入端接收所述输出驱动电路的待发送数据，所述第二与非门的输出端连接所述第一多选一电路的第一输入端；所述第一多选一电路的第二输入端连接地电压；所述第二非门的输出端连接所述第三与非门的第一输入端；所述第三与非门的第二输入端接收所述待发送数据，所述第三与非门的输出端连接所述第二多选一电路的第一输入端；所述第二多选一电路的第二输入端连接电源电压；所述第四与非门的两个输入端分别用于接收所述输出模块使能信号和接收状态使能信号；其中，当所述输出模块为接收状态时，所述接收状态使能信号为高电平，当所述输出模块为发送状态时，所述接收状态使能信号为低电平；所述第四与非门的输出端连接所述第三非门的输入端；所述第三非门的输出端连接所述第一多选一电路的选择端以及所述第二多选一电路的选择端；当所述第一多选一电路的选择端接收到低电平，通过输出端输出第一输入端接收的数据，当所述第一多选一电路的选择端接收到高电平，通过输出端输出第二输入端接收的数据；当所述第二多选一电路的选择端接收到低电平，通过输出端输出第一输入端接收的数据，当所述第一多选一电路的选择端接收到高电平，通过输出端输出第二输入端接收的数据；所述第四非门的输入端用于接收第一输出转换电路使能信号；其中，当第一输出转换电路为使能状态时，所述第一输出转换电路使能信号为高电平，当第一输出转换电路为禁用状态时，所述第一输出转换电路使能信号为低电平；每个所述第一输出转换电路包括一个与非门和一个电平转换电路，其中，该与非门的第一输入端连接所述第一多选一电路的输出端，该与非门的第二输入端连接所述第四非门的输出端，该与非门的输出端连接该电平转换电路的输入端，该电平转换电路用于调节电压以适应外部电压；第五非门的输入端用于接收第二输出转换电路使能信号，所述第五非门的输出端连接所述第六非门的输入端；其中，当第二输出转换电路为使能状态时，所述第二输出转换电路使能信号为高电平，当第二输出转换电路为禁用状态时，所述第二输出转换电路使能信号为低电平；每个所述第二输出转换电路包括一个与非门和一个电平转换电路，其中，该与非门的第一输入端连接所述第二多选一电路的输出端，该与非门的第二输入端连接所述第六非门的输出端，该与非门的输出端连接该电平转换电路的输入端，该电平转换电路用于调节电压以适应外部电压；每个所述PMOS组中的所有PMOS管组成一串联电路，该串联电路的一端连接所述第一二极管的负极以及电源电压，该串联电路的另一端连接所述第一二极管的正极以及所述第二二极管的负极；该串联电路中，各个PMOS管的栅极连接该组的栅极连接点；每个所述PMOS组的栅极连接点分别连接不同的所述第一输出转换电路中的所述电平转换电路的输出端；每个所述NMOS组中的所有NMOS管组成一串联电路，该串联电路的一端连接所述第二二极管的正极以及地电压，该串联电路的另一端连接所述第一二极管的正极以及所述第二二极管的负极；该串联电路中，各个NMOS管的栅极连接该组的栅极连接点；每个所述NMOS组的栅极连接点分别连接不同的所述第二输出转换电路中的所述电平转换电路的输出端；当所述输出驱动电路为发送状态时，各个所述输出模块中的各个所述电平转换电路的输出端为所述输出驱动电路的输出端；当所述输出驱动电路为接收状态时，各个所述输出模块中的所述后驱动电路用于阻抗匹配。