| 主权项 |
1.一种记忆晶格配置,其特征为:-记忆晶格设置在一至少在主区域(2)中包含由第一导电型所掺杂之半导体材料的基板(1)中,其中记忆晶格各自包含一垂直该主区域(2)之MOS电晶体,-垂直式MOS电晶体依据所储存之资讯至少具有3个不同的临限电压値,-第一个临限电压値由闸极介电质(16)的厚度实现,而第二个和第三个临限电压値则由不同的通道掺杂实现。2.如申请专利范围第1项之记忆晶格配置,其中-基本上平行行进之带状式沟渠(5)系设置在该基板(1)中,-由与第一导电型相反之第二导电型所掺杂的带状式掺杂区(8)系配置在沟渠(5)的底部上以及相邻沟渠(5)之间的主区域(2)上,-闸极介电质(17)排列在沟渠(5)的侧边上,-字元线(15)系横向(transverse)于沟渠(5)行进,-在各种情形下,垂直式MOS电晶体由毗邻其中之一沟渠(5)相同侧的二个带状式掺杂区(8)所形成,此沟渠侧排列在闸极介电质(14)和其中之一字元线(18)之间。3.如申请专利范围第2项之记忆晶格配置,其中-在相邻沟渠(5)之间的间隔等于沟渠(5)的宽度,-在相邻字元线(18)之间的间隔等于字元线(18)的宽度。4.一种记忆晶格配置之制造方法,其特征为:-在至少一主区域(2)中包含由第一导电型所掺杂之半导体材料的基板(1)之主区域(2)中形成基本上平行行进之带状式沟渠(5),-在沟渠(5)的侧边形成垂直于主区域(2)之MOS电晶体,以当作记忆晶格,而且依据所储存之资讯至少具有3个不同的临限电压値,-第一个临限电压値由闸极介电质(16)的厚度实现,而第二个和第三个临限电压値则由不同的通道掺杂实现。5.如申请专利范围第4项之制造方法,其中-在沟渠(5)的底部上和相邻沟渠(5)之间的主区域(2)上形成由与第一导电型相反之第二导电型所掺杂的带状式掺杂区(8),-施加一绝缘层(9)-在该绝缘层(9)上产生具有第一开口(11)之第一遮罩(10),-藉由使用第一遮罩(10)之非等向性蚀刻,使沟渠(5)之侧边至少一部份曝露在第一开口(11)之区域中的方式来建构该绝缘层(9),-掺杂该曝露侧,-在该绝缘层(9)上产生具有第二开口(13)之第二遮罩(12),-藉由使用第二遮罩(12)之非等向性蚀刻,使沟渠(5)之侧边至少一部份曝露在第二开口(13)之区域中的方式来建构该绝缘层(9),-在沟渠(5)之侧边上形成闸极介电质(17),-字元线(18)以横向于沟渠行进之方式而形成。6.如申请专利范围第5项之制造方法,其中-该绝缘层(9)填满沟渠(5),-沟渠(5)之侧边基本上是完全曝露在第一和第二开口(11,13)的区域中。7.如申请专利范围第5或6项制造之方法,其中该侧边系利用有角度的布植来掺杂。8.如申请专利范围第7项之制造方法,其中该布植系以相对于主区域(2)之垂线倾斜成角度在20和30之间及/或-20和-30之间的范围内来进行。9.如申请专利范围第5或6项之制造方法,其中该侧边系利用扩散来掺杂。10.如申请专利范围第4至6项中任一项之制造方法,其中-先形成沟渠(5),然后间隔物(7)再设置沟渠(5)之侧边上,-藉由布植以形成带状式掺杂区(8),在沟渠(5)的侧边上之间隔物(7)具有遮罩作用,-在形成该带状式掺杂区(8)之后,移去该间隔物(7)。图式简单说明:第一图为具有由第一导电型掺杂之井的基板侧视图。第二图为在带状式沟渠蚀刻之后的基板侧视图。第三图为在主区域上之沟渠底部和相邻沟渠之间形成带状式掺杂区之后的基板侧视图。第四图为在加上绝缘层之后的基板侧视图。第五图为在曝露主区域和形成第一遮罩之后的基板侧视图。第六图为在绝缘层的第一次建构之后的基板侧视图。第七图为在形成第二遮罩之后的基板侧视图。第八图为在绝缘层的第二次建构之后的基板侧视图。第九图为在形成第三遮罩之后的基板侧视图。第十图为在绝缘层的第三次建构之后的基板侧视图。第十一图为在形成横着沟渠行进的闸极介电质和字元线之后的基板侧视图。第十二图为在形成字元线之后的基板上视图。 |
