高速加比选电路

摘要

一种高速加比选电路。在所描述实施例中，网格解码器包括：具有一组寄存器的存储器；以及加比选(ACS)模块，其包括：至少两个ACS层模块，该ACS层模块串联地耦合并被配置成在单时钟循环内形成具有进位分量的反馈环，其中所述ACS层模块包括由多个位和加法器表征的至少两个分支量度，所述多个位和加法器被配置成使用进位保留算术产生多个状态量度；以及多个多路复用器，所述多个多路复用器被配置成执行存储在存储器中的进位保留算术中的最大状态量度的选择并将其作为进位分量。另外披露了一种执行高速ACS操作的方法。

主权项

一种迭代地执行加比选(ACS)运算的方法，所述方法对于一次迭代包括：通过进位保留算法将至少两个状态量度提供给具有第一相应和分量的第一ACS层模块；通过所述第一ACS层模块在单时钟循环内响应第一组的至少两个相应分支量度以进位保留算术产生第一组的至少两个计算状态量度；将所述第一组的至少两个计算状态量度作用于具有第二相应求和与进位分量的第二ACS层模块；通过所述第二ACS层模块在所述时钟循环中响应第二组的至少两个相应分支量度和所述第一组的至少两个计算状态量度以进位保留算术产生第二组的至少两个计算状态量度；存储第二组的至少另外两个计算状态量度作为所述第二ACS层模块的进位分量；以及对下一迭代将所述第二组的至少两个计算状态量度提供给所述第一ACS层模块。