一种用于FPGA电路位流仿真的方法

摘要

本发明属于电子技术领域，涉及一种用于对FPGA电路的可编程位流文件进行仿真的方法。本发明针对FDP系列的FPGA器件，使用Verilog语言对其自身功能统一进行多层次硬件建模，包括CLB、IOB和互连资源等，并在能够进行Verilog仿真的商业工具中进行仿真验证，能够实现编程数据下载和配置功能。本方法能在可编程逻辑器件的设计过程中快速验证其电路功能，并且向使用FPGA的用户提供FPGA仿真方法，能同FPGA芯片设计和应用电路设计流程无缝衔接。本方法可用于FPGA芯片流片前的设计阶段，流片后的FPGA芯片测试阶段，以及用户使用FPGA芯片进行电路设计阶段对FPGA位流文件进行仿真与验证，快速验证FPGA电路或用户电路功能的正确性。

主权项

一种用于FPGA电路位流仿真的方法，其特征在于，包括对位流文件解析和对FPGA结构进行建模，提取位流文件中FPGA器件的码点信息，并对FPGA的硬件结构进行多层次的建模，通过逐步对FPGA顶层TILE模块进行细化，然后对其中的各个单元块进行建模，并对最底层单元模块通过Register Transfer Level（RTL）行为级Verilog代码实现，实现顶层模块功能。