寻址与存储单元一体化双端口存储控制器

摘要

寻址与存储单元一体化双端口存储控制器，包括双端口RAM存储单元，两个独立读写端口的控制器，每个读写端口控制器包括命令寄存及地址暂存控制模块，组合逻辑电路模块，脉冲分配器，数据传输控制模块，地址通道控制模块，读写仲裁电路模块；该存储控制器应用FPGA设计硬连接电路，两个读写端口采用主/从选择方式的仲裁功能；具有普通双端口存储器的访问功能；且每个读写端口的存储控制器在读入命令、地址或需要写入的立即数后，在内部时序脉冲的控制下，按照命令要求自主完成立即数、直接、间接、基址+变址的寻址和存储单元的读或写，或存储单元之间的数据传输，实现一体化双端口存储控制器读写操作与微处理器执行其他指令序列的并行处理。

主权项

一种寻址与存储单元一体化双端口存储控制器，包括双端口RAM存储单元（Ⅰ）以及两个完全独立的读写端口A和读写端口B，所述双端口RAM存储单元（Ⅰ）的基本结构与普通双端口RAM存储器相同；其特征在于：所述双端口RAM存储单元（Ⅰ）中设置有作为间接寻址和基址加变址寻址用的存储单元R0—R31；所述读写端口A和读写端口B的寻址与存储单元一体化的时序控制方法和电路结构相同，只是主/从选择的控制逻辑相反，即当主/从选择线为“0”，读写端口A为主控端口，读写端口B为从控端口；当主/从选择线为“1”，则读写端口A为从控端口，读写端口B为主控端口； 所述读写端口A的控制电路包括命令寄存及地址暂存控制模块a（Ⅱ），组合逻辑电路模块a（Ⅲ），脉冲分配器a（Ⅳ），数据传输控制模块a（Ⅴ），地址通道控制模块a（Ⅵ）和读写仲裁电路模块a（Ⅶ），实现所述双端口RAM存储单元（Ⅰ）的读写端口A的控制功能；所述读写端口B的控制电路包括命令寄存及地址暂存控制模块b（Ⅷ），组合逻辑电路模块b（Ⅸ），脉冲分配器b（Ⅹ），数据传输控制模块b（Ⅺ），地址通道控制模块b（Ⅻ）和读写仲裁电路模块b（ⅩⅢ），实现所述双端口RAM存储单元（Ⅰ）的读写端口B的控制功能；所述双端口RAM存储单元（Ⅰ）与命令寄存及地址暂存控制模块a（Ⅱ），数据传输控制模块a（Ⅴ），地址通道控制模块a（Ⅵ），读写仲裁电路模块a（Ⅶ），命令寄存及地址暂存控制模块b（Ⅷ），数据传输控制模块b（Ⅺ），地址通道控制模块b（Ⅻ），读写仲裁电路模块b（ⅩⅢ）连接；所述命令寄存及地址暂存控制模块a（Ⅱ）还与组合逻辑电路模块a（Ⅲ），脉冲分配器a（Ⅳ），数据传输控制模块a（Ⅴ），地址通道控制模块a（Ⅵ）连接；所述组合逻辑电路模块a（Ⅲ）还与脉冲分配器a（Ⅳ），数据传输控制模块a（Ⅴ），地址通道控制模块a（Ⅵ）连接；所述脉冲分配器a（Ⅳ）还与数据传输控制模块a（Ⅴ），地址通道控制模块a（Ⅵ），读写仲裁电路模块a（Ⅶ）连接；所述数据传输控制模块a（Ⅴ）还与地址通道控制模块a（Ⅵ），读写仲裁电路模块a（Ⅶ）连接；所述地址通道控制模块a（Ⅵ）还与读写仲裁电路模块b（ⅩⅢ）连接；所述读写仲裁电路模块a（Ⅶ）还与读写仲裁电路模块b（ⅩⅢ），地址通道控制模块b（Ⅻ）连接；所述命令寄存及地址暂存控制模块a（Ⅱ）在CS_1为“0”时，在系统WR_1信号的作用下，存储指令代码并译码，存储间接寻址和基址+变址寻址存储单元地址值、偏移量和直接寻址的地址值并予以输出；如果还有第2个直接寻址的地址值，则在系统第二个WR_1信号的作用下，存储第2个直接寻址的地址值并予以输出；发出WR1_1或WR2_1脉冲信号作为脉冲分配器a（Ⅳ）工作的启动脉冲信号；在执行普通存储器读写功能指令时，复位脉冲分配器a（Ⅳ）；所述命令寄存及地址暂存控制模块a（Ⅱ）被复位时，所有命令输出端为“1”；对于写入数据的命令或双端口RAM存储单元（Ⅰ）中的两个存储单元之间的数据传输命令，当该命令的命令参数写入所述命令寄存及地址暂存控制模块a（Ⅱ）之后，CS_1由“0”→“1”；所述组合逻辑电路模块a（Ⅲ）的输入端与命令寄存及地址暂存控制模块a（Ⅱ）的11条命令输出端连接，还与脉冲分配器a（Ⅳ）的脉冲输出端连接；所述组合逻辑电路模块a（Ⅲ）的输出端是这些输入信号的逻辑组合，包括：与逻辑输出和或逻辑输出，所述与逻辑输出有由与门ⅩⅣ～与门ⅩⅨ构成的6个与门输出端；所述或逻辑输出有由或门ⅩⅢ～或门ⅩⅩⅩⅣ构成的22个或门输出端；所述脉冲分配器a（Ⅳ）作为内部时序脉冲发生器，输出脉冲①_1、脉冲②_1、脉冲③_1、脉冲④_1、脉冲⑤_1、脉冲⑥_1、脉冲⑦_1和脉冲⑧_1为组合逻辑电路模块a（Ⅲ），数据传输控制模块a（Ⅴ），地址通道控制模块a（Ⅵ）提供时序脉冲信号；所述脉冲分配器a（Ⅳ）还向命令寄存及地址暂存控制模块a（Ⅱ）输出复位信号；所述数据传输控制模块a（Ⅴ）在寻址功能控制_1信号、RD_1、WR_1、命令寄存及地址暂存控制模块a（Ⅱ）输出的WR2_1信号，脉冲分配器a（Ⅳ）输出的时序脉冲，以及组合逻辑电路模块a（Ⅲ）的与逻辑输出值的作用下，实现双端口RAM存储单元（Ⅰ）的DB_11与DB_1总线的数据传输控制；并还在脉冲分配器a（Ⅳ）输出的时序脉冲和组合逻辑电路模块a（Ⅲ）的或逻辑输出值的作用下，按照所执行的命令输出RD_12和WR_12信号；所述地址通道控制模块a（Ⅵ）在组合逻辑电路模块a（Ⅲ）的输出逻辑值和脉冲分配器a（Ⅳ）输出的时序脉冲的作用下，按照命令寄存及地址暂存控制模块a（Ⅱ）输出的地址值和所执行的指令和命令向双端口RAM存储单元（Ⅰ）的AB_11传输地址值；所述读写仲裁电路模块a（Ⅶ）根据主/从选择信号，如果主/从选择信号为“0”，读写端口A为主控端口，读写端口B为从控端口；则所述数据传输控制模块a（Ⅴ）输出的输出RD_12和WR_12信号传输到所述双端口RAM存储单元（Ⅰ）的RD_11和WR_11信号输入端；如果主/从选择信号为“1”，则读写端口A为从控端口，读写端口B为主控端口；则所述数据传输控制模块b输出的RD_22和WR_22信号传输到所述双端口RAM存储单元的RD_21和WR_21信号输入端； 对于所述数据传输控制模块a输出的RD_12信号，根据所述双端口RAM存储单元的AB_11和AB_21的比较值是否相等，WR_21是否为“0”，仲裁RD_12信号是否可以传输到RD_11；如果主控端口WR_21为“0”，AB_11和AB_21的值相等，所述读写仲裁电路模块a封锁RD_12信号，使得RD_11保持“1”状态，此时如果RD_12信号为“0”，发出中断信号；对于所述数据传输控制模块a输出的WR_12信号，根据所述双端口RAM存储单元的AB_11和AB_21的比较值是否相等，WR_21或RD_21是否为“0”，仲裁WR_12信号是否可以传输到WR_11；如果主控端口WR_21或RD_21为“0”，AB_11和AB_21的值相等，所述读写仲裁电路模块a封锁WR_12信号，使得WR_11保持“1”状态，此时如果WR_12为“0”，发出中断信号。