一种抑制漏极感应势垒降低效应的CMOS器件及其制备方法

摘要

本发明提供了一种抑制漏极感应势垒降低效应的CMOS器件及其制备方法，所述CMOS器件包括N型MOS晶体管和P型MOS晶体管，在所述N型MOS晶体管和P型MOS晶体管的栅极中，均包括高介电层、金属氧化物介电材料层、多晶硅或金属层，并通过向所述金属氧化物介电材料层或多晶硅或金属层中注入不同功函数的离子，从而增大N型MOS晶体管栅极靠近漏极端的功函数，而减小P型MOS晶体管栅极靠近漏极端处功函数，从而抑制CMOS器件的漏极感应势垒降低效应。本发明通过改变CMOS器件栅极靠近漏极端的功函数而有效抑制DIBL效应的同时，且不会造成漏端PN结漏电流额外增大，有效提高半导体芯片的性能；而且本方法工艺流程简单，实施成本低，不会造成额外的成本负担。

主权项

一种抑制漏极感应势垒降低效应的CMOS器件，所述CMOS器件包括N型MOS晶体管和P型MOS晶体管，其特征在于，在所述N型MOS晶体管和P型MOS晶体管的栅极中，均包括一高介电层及位于所述高介电层上方的一金属氧化物介电材料层；N型、P型MOS晶体管各自所包含的金属氧化物介电材料层靠近各自漏极端的功函数通过离子注入而发生改变，使得所述栅极靠近源极端与靠近漏极端的功函数存在差异；其中，在所述N型MOS晶体管的栅极的金属氧化物介电材料层中，靠近漏极端注入有拥有大功函数的离子，增高沟道靠近漏端的电子势垒，从而抑制N型半导体漏极感应势垒降低效应；在所述P型MOS晶体管中的栅极的金属氧化物介电材料层中，靠近漏极端注入有拥有小功函数的离子，增高沟道靠近漏端的空穴势垒，从而抑制P型半导体漏极感应势垒降低效应。