| 摘要 |
本发明提供一种用于D－快取记忆体误失预测及排程之方法及装置。在一实施例中，排程一指令在一处理器中之执行。该处理器可具有至少一级联之延迟执行管线单元，该至少一级联之延迟执行管线单元具有两个或两个以上之执行管线，该等执行管线以相对彼此延迟之方式执行一共同发出群组(common issue group)中之指令。该方法包括接收指令之一发出群组，判定该发出群组中之一第一指令在该第一指令之先前执行期间是否导致快取误失，及若导致快取误失则将该第一指令排程为在一管线中执行，在该管线中相对于该级联之延迟执行管线单元中之另一管线而延迟执行。 |
