| 主权项 |
1.一种在半导体底材上制造非挥发性记忆体之方法,包括以下步骤:形成掺杂区域于该半导体底材之内;形成一垫氧化层于该半导体底材之上;形成一罩幕层在该垫氧化层之上;图案化该罩幕层、该垫氧化层与该半导体底材,以在其中形成一沟渠;形成一填充物质于该沟渠之内,使该填充物质覆盖于该半导体底材之上;去除一部分该填充物质,直到该罩幕层上表面暴露出来;去除该罩幕层;形成一第一导电层于底材之表面;去除一部分该第一导电层,以暴露出该填充物质上表面;形成一介电层于该第一导电层之上;以及形成一第二导电层于该介电层之上。2.如申请专利范围第1项之半导体底材上制造非挥发性记忆体方法,其中上述罩幕层包含氮化物。3.如申请专利范围第2项之半导体底材上制造非挥发性记忆体方法,其中上述罩幕层由热磷酸溶液去除。4.如申请专利范围第1项之半导体底材上制造非挥发性记忆体方法,其中上述介电层包含氧化矽。5.如申请专利范围第1项之半导体底材上制造非挥发性记忆体方法,其中上述介电层包含氧化物/氮化物/氧化物。6.如申请专利范围第1项之半导体底材上制造非挥发性记忆体方法,其中上述介电层包含氧化物/氮化物。7.如申请专利范围第1项之半导体底材上制造非挥发性记忆体方法,其中上述第一导电层包含多晶矽。8.如申请专利范围第1项之半导体底材上制造非挥发性记忆体方法,其中上述第二导电层包含多晶矽。9.如申请专利范围第1项之半导体底材上制造非挥发性记忆体方法,其中上述填充物质是由化学机械研磨来去除。10.如申请专利范围第1项之半导体底材上制造非挥发性记忆体方法,其中上述第一多晶矽层是由化学机械研磨来去除。11.一种在半导体底材上制造非挥发性记忆体叠闸之方法,包括以下步骤:形成掺杂区域于该半导体底材之内;形成一垫氧化层于该半导体底材之上;形成一罩幕层在该垫氧化层之上;图案化该罩幕层、该垫氧化层与该半导体底材,以在其中形成一沟渠;形成一填充物质于该沟渠之内,使该填充物质覆盖于该半导体底材之上;去除一部分该填充物质,直到该罩幕层上表面暴露出来;去除该罩幕层;形成一第一导电层于底材之表面;以及去除一部分该第一导电层,以暴露出该填充物质上表面。12.如申请专利范围第11项之半导体底材上制造非挥发性记忆体叠闸方法,其中上述罩幕层包含氮化物。13.如申请专利范围第12项之半导体底材上制造非挥发性记忆体叠闸方法,其中上述罩幕层由热磷酸溶液去除。14.如申请专利范围第11项之半导体底材上制造非挥发性记忆体叠闸方法,其中上述填充物质是由化学机械研磨来去除。15.如申请专利范围第11项之半导体底材上制造非挥发性记忆体叠闸方法,其中上述第一多晶矽层是由化学机械研磨来去除。16.一种记忆体布局,包含一记忆体阵列具有列、行结构,上述行结构形成于基板中以沟渠填充物隔离,其中上述行结构系为源极/汲极,并且由浮置闸极所分离;由膜层形成之字元线(word line:WL),系构成上述之列结构用来当作控制闸极,该膜层系为图案化的导电层构成记忆体阵列之控制闸极与字元线,元件的源极/汲极则构成了该记忆体阵列之位元线(bit line:BL)。图式简单说明:图一为半导体晶圆截面图,显示根据本发明形成源极与汲极、电氧化层与氮化层于半导体底材内之步骤。图二为半导体晶圆截面图,显示根据本发明形成沟渠于半导体底材内之步骤。图三为半导体晶圆截面图,显示根据本发明形成沟渠隔离之步骤。图四为半导体晶圆截面图,显示根据本发明去除氮化层之步骤。图五为半导体晶圆截面图,显示根据本发明形成多晶矽之步骤。图六为半导体晶圆截面图,显示根据本发明形成介电层之步骤。图七为半导体晶圆截面图,显示根据本发明形成控制闸之步骤。图八为显示根据本发明之记忆晶胞之布局(layout)。图九为显示根据本发明之记忆晶胞之布局。 |
