在源／汲极线和通道之间具有绝缘衬里之快闪记忆体

摘要

本发明系揭露一种记忆体阵列，其包含具有复数个大略平行对准之沟渠的一个半导体主体。此沟渠包含半导体材料，例如掺杂的非晶矽，以作为此记忆体阵列之源极/汲极线。绝缘线系被布置于此半导体主体以及此沟渠内之半导体材料之间。于交会点阵列内，复数个字元线覆盖此复数个沟渠及半导体主体内之通道区域。电荷捕捉结构系被布置于此字元线及此交叉点内之通道区域之间，以提供一个快闪记忆胞之阵列。此电荷捕捉结构包含了介电材质电荷捕捉结构，该电荷捕捉结构系作为储存资料的程式化及抹除。一种用以制造上述元件之方法包含，在通道区域上形成此电荷捕捉结构之前，布局及形成此具有绝缘衬里之源极/汲极线。

主权项

一种记忆体阵列，其包含：一半导体主体；复数个沟渠约平行对准于该半导体主体，该些沟渠包含具有一第一导电类型之半导体材料作为该记忆体阵列的源极/汲极线，且在该第一导电类型半导体材料及该半导体主体之间系存在绝缘衬里；复数个字元线置于该复数个沟渠之上并与之交错；以及电荷捕捉结构于该字元线及该半导体主体之间以形成复数个记忆胞，藉由该字元线并联，该电荷捕捉结构系用以储存资料。如申请专利范围第1项所述之记忆体阵列，其中于该沟渠内之该半导体材料包含掺杂非晶矽。如申请专利范围第1项所述之记忆体阵列，其中于该沟渠内之该绝缘衬里包含一氧化矽。如申请专利范围第1项所述之记忆体阵列，其中该半导体主体具有一顶表面，且该半导体材料填满该沟渠至约等高于该顶表面之高度，且于该沟渠内之该绝缘衬里至少覆盖该些沟渠一部份的侧壁。如申请专利范围第1项所述之记忆体阵列，其包含整体位元线覆盖于该复数个字元线之上，且包含区块选择电晶体布置为连接该整体位元线至所选取的源极/汲极线。如申请专利范围第1项所述之记忆体阵列，其包含控制电路藉由施加调整偏压至所选取之记忆胞来诱发电子的穿隧，以程式化该阵列内被选取之记忆胞，且藉由施加调整偏压至所选取之记忆胞来诱发电洞的穿隧，以抹除该阵列内被选取之记忆胞。如申请专利范围第1项所述之记忆体阵列，其中该电荷捕捉结构包含一穿隧层、一电荷捕捉层以及一阻挡层。如申请专利范围第1项所述之记忆体阵列，其中该电荷捕捉结构包含一穿隧层、一介电电荷捕捉层以及一介电阻挡层，该穿隧层包含一第一层，其具有一电洞穿隧障碍高度，一第二层，其电洞穿隧障碍高度系小于该第一层，以及一第三层，其电洞穿隧障碍高度系大于该第二层。如申请专利范围第1项所述之记忆体阵列，其中该些沟渠之间隔系小于200奈米，故可提供具有通道长度小于200奈米之记忆胞。如申请专利范围第1项所述之记忆体阵列，其中该些沟渠之深度范围大约为100至150奈米。一种用于制造一记忆体阵列之方法，其包含：提供一半导体主体；在该半导体主体内形成复数个沟渠，其约平行地对准，该些沟渠系具有侧壁；在该些沟渠之该侧壁上形成绝缘衬里；以半导体材料填满于该些沟渠内并覆盖在该绝缘衬里上以做为该记忆体阵列之源极/汲极线；至少在该源极/汲极线之间的该半导体主体区域上方形成电荷捕捉结构；形成复数个字元线于该电荷捕捉结构之上，且约与该源极/汲极线垂直，故而在一交会点阵列对应的源极/汲极线之间形成记忆胞。如申请专利范围第11项所述之方法，其中用于填满该些沟渠之该半导体材料包含掺杂非晶矽。如申请专利范围第11项所述之方法，其中用于填满该些沟渠之该半导体材料包含非晶矽，且包含布植杂质至该非晶矽中。如申请专利范围第11项所述之方法，其中该些沟渠内之该绝缘衬里包含一氧化矽。如申请专利范围第11项所述之方法，其中该半导体主体具有一顶表面，且该些沟渠具有侧壁且被该半导体材料填满至一高度，其至少延伸至该些沟渠之该顶表面。如申请专利范围第11项所述之方法，其中该形成绝缘衬里之步骤包含沈积一层绝缘材料于该些沟渠之上，且非等向蚀刻该绝缘材料层以在该些沟渠内形成侧壁子覆盖于该些沟渠之一部份的该侧壁。如申请专利范围第11项所述之方法，包含形成覆盖于该复数个字元线之上的整体位元线，及形成区块选择电晶体以连接该整体位元线至所选取的源极/汲极线。如申请专利范围第11项所述之方法，包含整合控制电路至该记忆体阵列中，其藉由施加调整偏压至所选取之记忆胞来诱发电子的穿隧，以程式化该阵列内被选取之记忆胞，且藉由施加调整偏压至所选取之记忆胞来诱发电洞的穿隧，以抹除该阵列内被选取之记忆胞。如申请专利范围第11项所述之方法，其中该形成一电荷捕捉结构之步骤包含形成一穿隧层于该半导体主体之上，形成一介电电荷捕捉层于该穿隧层之上，且形成一阻挡层于该电荷捕捉层之上。如申请专利范围第11项所述之方法，其中该形成一电荷捕捉结构之步骤包含形成一穿隧层于该半导体主体之上，形成一介电电荷捕捉层于该穿隧层之上，且形成一阻挡层于该电荷捕捉层之上，该穿隧层包含一第一层，其具有一电洞穿隧障碍高度，一第二层，具有小于该第一层之电洞穿隧障碍高度，以及一第三层，其具有大于该第二层之电洞穿隧障碍高度。如申请专利范围第11项所述之方法，其中该形成复数个沟渠之步骤包含形成蚀刻遮罩于该半导体主体之上以定义复数条线，其宽度小于200奈米，且使用该蚀刻遮罩以蚀刻该复数个沟渠。如申请专利范围第11项所述之方法，其中该形成复数个沟渠之步骤包含蚀该复数个沟渠至一深度，其约为100奈米至150奈米之范围。