BCH码控制器接口电路

摘要

一种BCH码控制器接口电路，特征是：在嵌入式CPU与BCH编解码电路之间的系统总线接口中设有寄存器组，寄存器组中设有非零错测试控制位、零错测试控制位以及解码完成次数状态位。在Flash型存储设备坏块测试扫描中，非零错测试控制位使能后让错误地址搜索电路不工作，零错测试控制位使能后让错误位置多项式迭代电路和错误地址搜索电路不工作，提高了Flash坏块测试速度，减少了电路功耗。在Flash型存储设备使用中，解码完成次数状态位作为记录完成Flash扇区解码次数的计数器，同时向CPU提供一种比响应解码电路中断信号更快的状态信号，CPU直接读取该计数器的值来通知相应模块读取解码完成以后的数据，速度提高了10％(2MB/s)。

主权项

一种BCH码控制器接口电路，包括一个系统总线接口，该系统总线接口连接在嵌入式CPU与BCH码控制器中的BCH编解码电路之间，BCH编解码电路由BCH并行编码电路和BCH并行解码电路两部分组成，其中BCH并行解码电路由伴随式校正子运算电路、错误位置多项式迭代电路和错误地址搜索电路组成，其特征在于：所述系统总线接口中设有寄存器组，该寄存器组中设有非零错测试控制位、零错测试控制位以及解码完成次数状态位，其中：非零错测试控制位经第一反相器后得到第一取反信号，第一取反信号和错误地址搜索电路的使能信号经第一与门得到第一控制信号，用于控制错误地址搜索电路；非零错测试控制位由嵌入式CPU在Flash坏块测试时使能，在Flash坏块测试扫描中BCH并行解码电路中的伴随式校正子运算电路和错误位置多项式迭代电路工作，得到Flash块中数据出错的比特个数，用来定义对应的Flash块是否为坏块，而使能后的非零错测试控制位使错误地址搜索电路不工作；零错测试控制位经第二反相器后得到第二取反信号，第二取反信号和错误位置多项式迭代电路的使能信号经第二与门得到第二控制信号，用于控制错误位置多项式迭代电路；第二取反信号和错误地址搜索电路的使能信号经第三与门得到第三控制信号，用于控制错误地址搜索电路；零错测试控制位由嵌入式CPU在Flash坏块测试时使能，在Flash坏块测试扫描中BCH并行解码电路中的伴随式校正子运算电路工作，得到Flash块中数据是否出错的结果，用来定义对应的Flash块是否为坏块，而使能后的零错测试控制位使错误位置多项式迭代电路和错误地址搜索电路不工作；解码完成次数状态位为一个计数器，该计数器用于记录BCH并行解码电路完成解码的次数，BCH并行解码电路每完成一个Flash扇区的解码计为一次，同时该计数器向嵌入式CPU提供了一种比响应BCH并行解码电路中断信号更快的状态信号，嵌入式CPU直接读取该计数器的值，来通知相应模块读取解码完成以后的数据。