发明名称 快闪记忆体装置中漏电流及程式化干扰之减少
摘要
申请公布号 TWI355662 申请公布日期 2012.01.01
申请号 TW096111975 申请日期 2007.04.04
申请人 史班逊有限公司 发明人 张国栋;史凯特 提牳思
分类号 G11C16/04 主分类号 G11C16/04
代理机构 代理人 洪武雄 台北市中正区博爱路35号9楼;陈昭诚 台北市中正区博爱路35号9楼
主权项 一种程式化非挥发性记忆体装置之方法,该非挥发性记忆体装置具有设置于虚拟接地架构中之单元阵列,各单元包含对应于该阵列中之字元线(702)之闸极、形成于半导体基板(710)中并对应于该阵列中之位元线之可选择的源极/汲极、以及形成于该半导体基板(710)中并对应于该阵列中之位元线之可选择的汲极/源极,该方法包括下列步骤:选择于该阵列中之目标单元(706)以用于程式化;施加程式化电压至对应于该目标单元(706)之该字元线(702);施加汲极偏压至对应于该目标单元(706)之该汲极之第一可选择位元线(BL2);反应于该非挥发性记忆体装置之年限,而调整负基板偏压;以及于该目标单元(706)之该半导体基板(710)处用该负基板偏压控制位元线漏电流。如申请专利范围第1项之方法,复包括反应于位元线漏电流容限而定义该负基板偏压。如申请专利范围第1项之方法,其中,该负基板偏压复反应于该目标单元(706)之写入周期状态而被调整。如申请专利范围第1项之方法,复包括依照该目标单元(706)之程式化临限电压而定义该负基板偏压。如申请专利范围第1项之方法,复包括施加该负基板偏压至该目标单元(706)之该半导体基板(710)。如申请专利范围第1项之方法,复包括用该负基板偏压减少在共用对应于该目标单元(706)之该字元线(702)之邻接单元(708)中之程式化干扰影响。一种验证施行于非挥发性记忆体装置之操作之方法,该非挥发性记忆体装置具有设置于虚拟接地架构中之单元阵列,各单元包含对应于该阵列中之字元线(702)之闸极、形成于半导体基板(710)中并对应于该阵列中之位元线之可选择的源极/汲极、以及形成于该基板(710)中并对应于该阵列中之位元线之可选择的汲极/源极,该方法包括下列步骤:施加验证电压至对应于目标单元(706)之该字元线(702);施加汲极偏压至对应于该目标单元(706)之该汲极之第一可选择位元线(BL2);反应于该非挥发性记忆体装置之年限,而调整负基板偏压;以及于该目标单元(706)之该半导体基板(710)处用该负基板偏压控制位元线漏电流;以及处理传导通过该目标单元(706)之验证电流。如申请专利范围第7项之方法,其中,该验证电压为程式化验证电压、抹除验证电压、或软程式化验证电压之其中一者。如申请专利范围第7项之方法,复包括反应于位元线漏电流容限而定义该负基板偏压。如申请专利范围第7项之方法,其中,该负基板偏压复反应于该目标单元(706)之写入周期状态而被调整。
地址 美国