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<p>La presente invención se relaciona con un aparato de procesamiento de datos y un aparato de procesamiento de datos que pueden mejorar la tolerancia a un error de un bit de codito de un código LDPC tal como errores en ráfaga o borrado. Una sección de Codificación LDPC 21 lleva a cabo la Codificación LDPC de acuerdo con una matriz de comprobación de paridad en la que la matriz de paridad que es una porción que corresponde a los bits de paridad un código LDPC (Comprobación de Paridad de Baja Densidad) tiene una estructura escalonada, y genera un código LDPC. Un intercalador de paridad 23 lleva a cabo el intercalado de paridad del intercalador bit de paridad del código LDPC generado de la sección de codificación LDPC 21 a las posiciones de otros bits de paridad. La presente invención también se puede aplicar, por ejemplo, a un aparato de transmisión que transmite un código LDPC.</p> |
