高速高精度记录仪

摘要

本实用新型公开一种高速高精度记录仪。高速高精度记录仪包括：信号调理模块、4个ADC模块、4个FIFO模块、2个SDRAM模块、ARM和FPGA单元组成的主从架构控制模块、以时钟芯片为核心的同步相参时钟模块和高精度基准电压源模块等；记录仪在并发时序逻辑控制下，并行完成“时间交叉”采样、封装、缓存、传输、解封复合、校正、存储、上传等操作；基于ADC通道间失配的自校正多项式校正采样数据，减少了ADC通道间的增益失配、失调/零位(offset/zero)失配；应用同步相参时钟和蛇形线微调线长技术，降低了ADC通道间的时间失配；采用高位匹配(附加时间戳序列号封装)技术，解决了高速“时间交叉采样”中数据丢失产生关联的全局误差难题。

主权项

一种高速高精度记录仪，其特征在于记录仪包括：信号调理模块、第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块、第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块、第一SDRAM模块、第二SDRAM模块、基准电压源模块、时钟信号模块、主从架构控制模块，基准电压源模块包括基准电压源芯片ADR433和八选一模拟开关CD4051，主从架构控制模块包括FPGA单元、ARM单元；信号调理模块与第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块相连，第一ADC模块与基准电压源模块和第一FIFO模块相连，第二ADC模块与基准电压源模块和第二FIFO模块相连，第三ADC模块与基准电压源模块和第三FIFO模块相连，第四ADC模块与基准电压源模块和第四FIFO模块相连，第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块与FPGA单元、ARM单元相连，FPGA单元与第一SDRAM模块、第二SDRAM模块、ARM单元、时钟信号模块相连，时钟信号模块的4路LVDS的A端时钟信号分别与第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块的CLK端口相连，4路LVDS的B端时钟信号与第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块的LDCKA、LDCKB端口相连；4路LVDS的A端时钟信号线路和4路LVDS的B端时钟信号线路在PCB布线时采用蛇形线微调线长技术调整时钟信号线长度，使时钟信号线长度一致；信号调理模块对记录仪输入的模拟信号进行信号调理和放大，处理后的信号送至第一ADC模块、第二ADC模块、第三ADC模块和第四ADC模块，第一ADC模块、第二ADC模块、第三ADC模块和第四ADC模块的CLK端口分别接受来自时钟信号模块的4路LVDS的A端时钟信号对信号调理模块送入的信号进行交替采样，基准电压模块为第一ADC模块、第二ADC模块、第三ADC模块和第四ADC模块提供基准电压以及上电初始化时的自校正基准电压，第一FIFO模块接受第一ADC模块的采样数据与FPGA单元的时间戳序列号，第二FIFO模块接受第二ADC模块的采样数据与FPGA单元的时间戳序列号，第三FIFO模块接受第三ADC模块的采样数据与FPGA单元的时间戳序列号，第四FIFO模块接受第四ADC模块的采样数据与FPGA单元的时间戳序列号，FPGA单元作为从控单元提供时钟信号模块时序控制逻辑，控制采样、封装、传输、存储等操作，ARM单元作为主控单元协调记录仪的按序运行、采样数据的后处理、人机交互与显示、以及与上位机的通信等，第一SDRAM模块、第二SDRAM模块接受来自ARM模块处理后的采样数据。