动态功率节省存储器架构

摘要

本发明涉及一种存储器，其包括多个接口端口。所述存储器还包括至少两个子阵列，其每一者具有所述存储器的所有位线的例项和所述存储器的字线的一部分。所述存储器具有共同解码器，其耦合到所述子阵列且经配置以控制所述字线中的每一者。所述存储器还包括耦合到所述接口端口中的每一者的多路复用器。所述多路复用器经配置以基于在所述接口端口中的一者或一者以上处所接收的存储器单元的地址而引起对所述子阵列中的一者的选择。

主权项

一种存储器，其包含：多个接口端口；至少两个子阵列，所述至少两个子阵列中的每一者包含所述存储器的所有多条位线的例项和所述存储器的多条字线的一部分；解码器，其耦合到所述至少两个子阵列和所述多个输入/输出端口，所述解码器经配置以控制所述多条字线；以及多路复用器，其耦合到所述多个输入/输出端口中的每一者，其中所述多路复用器可操作以基于在所述多个接口端口中的一者或一者以上处所接收的存储器单元的地址而引起对所述至少两个子阵列中的一者的选择。