| 主权项 |
一种半导体快闪记忆体单元对，包含：半导体基板；第一源极线与第二源极线，其形成在所述半导体基板中；半导体柱，其自在所述第一源极线与所述第二源极线间的所述半导体基板延伸；第一电荷储存结构与第二电荷储存结构，其形成于所述半导体柱的相对侧表面上且经组态以分别与所述第一源极线与所述第二源极线协作；邻近所述半导体柱之第一沟渠隔离结构与第二沟渠隔离结构，其电性分隔所述第一电荷储存结构与所述第二电荷储存结构；邻近所述第一电荷储存结构之第一字元线与邻近所述第二电荷储存结构之第二字元线；以及共用汲极接点，其在所述半导体柱之上表面上。如申请专利范围第1项所述之半导体快闪记忆体单元对，其中：所述电荷储存结构中之每一者包括穿隧层图案，其形成于所述半导体柱之侧表面上；电荷储存层图案，其形成于所述穿隧层图案上；以及阻挡层图案，其形成于所述电荷储存层图案上。如申请专利范围第2项所述之半导体快闪记忆体单元对，其中：所述穿隧层图案为选自由氧化矽、氮化矽、氮氧化矽以及其组合组成之群之绝缘材料；所述电荷储存层图案为选自由SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON以及其组合组成之群之材料；且所述阻挡层图案为选自由SiOx/SixNy/SiOx、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON以及其组合组成之群之绝缘材料。如申请专利范围第3项所述之半导体快闪记忆体单元对，其中：所述电荷储存层图案展现选自由层、奈米点、球、半球及奈米晶体组成之群之组态。如申请专利范围第1项所述之半导体快闪记忆体单元对，其中：所述第一字元线与所述第二字元线为选自由TaN、NiTa、Ti、TiN、Ta、W、WN、Hf、Nb、Mo、Ru2O、Mo2N、Ir、Pt、Co、Cr以及其合金、掺杂多晶矽以及其组合组成之群之导电材料。如申请专利范围第1项所述之半导体快闪记忆体单元对，其中：所述穿隧层图案为选自由氧化矽、氮化矽、氮氧化矽以及其组合组成之群之绝缘材料；所述电荷储存层图案为多晶矽；且所述阻挡层图案为选自由SiOx/SixNy/SiOx、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON以及其组合组成之群之绝缘材料。如申请专利范围第1项所述之半导体快闪记忆体单元对，其中：第一源极线与第二源极线在所述半导体基板之主表面下方延伸至接合深度Ds；且所述第一沟渠隔离结构与所述第二沟渠隔离结构在所述半导体基板之所述主表面下方延伸至沟渠深度Dt，其中Dt@sIMGCHAR!d10046.TIF@eIMG!Ds。如申请专利范围第1项所述之半导体快闪记忆体单元对，其中：所述半导体柱自所述半导体基板之主表面垂直延伸至柱高度D2且所述半导体柱具有平均水平尺寸Wp，此外其中所述半导体柱具有至少为1之纵横比D2/Wp。如申请专利范围第8项所述之半导体快闪记忆体单元对，其中：所述半导体柱大致为圆柱形。一种半导体记忆体元件，包含：形成于半导体基板上之半导体快闪记忆体单元对阵列，其中每一对记忆体单元包括半导体柱，其形成在第一源极线与第二源极线间的所述半导体基板上；第一电荷储存结构与第二电荷储存结构，其形成于所述半导体柱的相对侧表面上且经组态以分别与所述第一源极线与所述第二源极线协作；邻近所述半导体柱之第一沟渠隔离结构与第二沟渠隔离结构，其电性分隔所述第一电荷储存结构与所述第二电荷储存结构；邻近所述第一电荷储存结构之第一字元线与邻近所述第二电荷储存结构之第二字元线；以及汲极接点，其在所述半导体柱之上表面上；沿第一轴DR1排列的第一组半导体单元对，其中每一对半导体单元藉由第一间距P1与邻近半导体单元对分隔；以及沿经组态与所述第一轴成角度θ之第二轴DR2排列之第二组记忆体单元对，其中所述记忆体单元对中之每一对包括第一记忆体单元与第二记忆体单元，且此外其中所述第一记忆体单元中之每一者与第一共用源极线以及第一字元线协作且所述第二记忆体单元中之每一者与第二共用源极线以及第二字元线协作，且此外其中每一对记忆体单元藉由第二间距P2与邻近记忆体单元对分隔，所述第二间距P2满足表达式P2>P1，且此外其中每一记忆体单元仅共用于一个第一组与一个第二组。如申请专利范围第10项所述之半导体记忆体元件，其中：所述第一字元线与所述第二字元线具有横向基本厚度TL，其中满足表达式P2<2TL。如申请专利范围第10项所述之半导体记忆体元件，其中：邻近所述隔离结构量测之最小字元线垂直厚度足以防止源极线掺杂进入所述第一组半导体单元对之邻近对之间的所述半导体基板。一种制造一对半导体记忆体单元之方法，包含：在半导体基板上形成半导体柱；在所述半导体柱上形成电荷储存结构；在所述电荷储存结构上形成导电图案；在所述半导体柱的相对侧上在所述半导体基板中形成第一源极线与第二源极线；形成第一沟渠隔离结构与第二沟渠隔离结构，藉此将所述导电图案分隔为第一字元线与第二字元线且将所述电荷储存结构分隔为第一记忆体单元与第二记忆体单元；以及形成至所述半导体柱之上表面之共用位元线接点。如申请专利范围第13项所述之制造一对半导体记忆体单元之方法，其中形成所述半导体柱更包含：在所述半导体基板上形成硬式罩幕层；在所述硬式罩幕层之上形成软式罩幕图案以曝露所述硬式罩幕层之部分；蚀刻所述硬式罩幕层之所述曝露区域以形成曝露所述半导体基板之部分的硬式罩幕图案；以及蚀刻所述半导体基板之所述曝露部分以形成所述半导体柱。如申请专利范围第13项所述之制造一对半导体记忆体单元之方法，其中形成所述半导体柱更包含：在所述半导体基板上形成罩幕层；图案化并蚀刻所述罩幕层以形成具有曝露所述半导体基板之部分之开口的罩幕图案；用磊晶半导体材料填充所述开口；以及移除所述罩幕图案。如申请专利范围第15项所述之制造一对半导体记忆体单元之方法，其中形成所述半导体柱更包含：移除所述磊晶半导体材料之上部以曝露所述罩幕图案之上表面并形成平坦化表面。如申请专利范围第15项所述之制造一对半导体记忆体单元之方法，其中形成所述半导体柱更包含：在所述开口中沈积非晶磊晶材料层；以及处理所述非晶磊晶材料以形成具有对应于所述半导体基板之结晶定向的单晶结构。如申请专利范围第13项所述之制造一对半导体记忆体单元之方法，其中在所述半导体柱上形成所述电荷储存结构更包含：在所述半导体柱之侧表面上形成穿隧层图案；在所述穿隧层图案上形成电荷储存层图案；以及在所述电荷储存层图案上形成阻挡层图案。如申请专利范围第18项所述之制造一对半导体记忆体单元之方法，其中：所述穿隧层图案由选自由氧化矽、氮化矽、氮氧化矽以及其组合组成之群之绝缘材料形成；所述电荷储存层图案由选自由SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON以及其组合组成之群之材料形成；且所述阻挡层图案由选自由SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON以及其组合组成之群之绝缘材料形成。如申请专利范围第13项所述之制造一对半导体记忆体单元之方法，其中在所述电荷储存结构上形成所述导电图案更包含：沈积选自由TaN、NiTa、Ti、TiN、Ta、W、WN、Hf、Nb、Mo、Ru2O、Mo2N、Ir、Pt、Co、Cr以及其合金、多晶矽以及其组合组成之群之导电材料层，以及使用毯覆式蚀刻移除所述导电材料层之部分以在所述电荷储存结构之外表面上形成导电侧壁结构。如申请专利范围第18项所述之制造一对半导体记忆体单元之方法，其中在所述半导体柱上形成所述电荷储存结构更包含：由多晶矽形成所述电荷储存层图案。如申请专利范围第21项所述之制造一对半导体记忆体单元之方法，其中形成所述导电图案更包含：利用足以相对于利用未掺杂多晶矽所获得之功函数改变功函数至少0.2 eV之掺杂剂的量来形成掺杂多晶矽层。一种制造半导体记忆体单元对阵列之方法，包含：在半导体基板上形成半导体柱阵列；在所述半导体柱中之每一者上形成电荷储存结构；形成导电元件之导电图案与空间以界定第一组电荷储存结构，其中每一第一组沿平行于轴DR1之轴排列且每一第一组之每一部件共用单一导电元件；在所述半导体基板中邻近导电元件之间形成第一源极线与第二源极线；形成第一沟渠隔离结构与第二沟渠隔离结构，藉此将所述导电图案中之每一者分隔为第一字元线与第二字元线且将所述电荷储存结构中之每一者分隔为第一记忆体单元与第二记忆体单元；形成至所述半导体柱之上表面之共用位元线接点；以及形成共用位元线以电性连接沿平行于第二轴DR2之轴排列之第二组第一记忆体单元与第二记忆体单元，其中每一记忆体单元仅共用于一个第一组与一个第二组。如申请专利范围第23项所述之制造半导体记忆体单元对阵列之方法，其中：沿单一轴对准之每一第一组藉由间距P1与沿平行轴对准之邻近第一组分隔；且在第一组中之每一柱藉由间距P2与所述第一组内之邻近柱分隔，其中P1>P2。如申请专利范围第24项所述之制造半导体记忆体单元对阵列之方法，其中形成所述导电图案更包含：形成具有厚度T0之等形导电层；使用各向异性蚀刻来蚀刻所述导电层以形成具有横向基本厚度TL之侧壁结构，其中P2<2TL。如申请专利范围第25项所述之制造半导体记忆体单元对阵列之方法，其中：在邻近半导体柱之间所量测之最小导电图案厚度将不小于T0之50%。 |
