快闪存储器控制器、其纠错码控制器及其方法和系统

摘要

本发明涉及一种快闪存储器控制器、其纠错码控制器及其方法和系统，其中本发明的纠错码控制器包含纠错码编码器、纠错码分割器、纠错码构造器和纠错码解码器。该纠错码编码器根据欲储存于快闪存储器的信息数据产生不同长度的第一纠错码数据。该纠错码分割器根据每一第一纠错码数据的长度将每一第一纠错码数据分割成一个或多个纠错码片段。该纠错码构造器针对每一从该快闪存储器读取的信息数据，合并一个或多个所述纠错码片段以产生第二纠错码数据。该纠错码解码器利用该纠错码构造器产生的该纠错码数据纠正该信息数据的错误。

主权项

一种快闪存储器控制器，包含：快闪存储器接口控制器；主机接口控制器；纠错码编码器，其接收来自该主机接口控制器的欲存至快闪存储器的信息数据，并根据该信息数据产生不同长度的第一纠错码数据；纠错码分割器，其根据每一第一纠错码数据的长度，将每一第一纠错码数据分割成一个或多个纠错码片段，并发送至该快闪存储器接口控制器；纠错码构造器，其针对每一从该快闪存储器读取的信息数据从该快闪存储器接口控制器接收一个或多个纠错码片段，并合并所述纠错码片段以产生第二纠错码数据；以及纠错码解码器，其根据该从该快闪存储器读取的信息数据及该第二纠错码数据纠正该信息数据的错误，并发送更正后的信息数据至该主机接口控制器。