| 主权项 |
1.一种选择性拭除非依电性记忆胞阵列中独立记忆胞的方法,此方法包含:设有一个非依电性记忆胞阵列,该阵列包含第一非依电性记忆胞(10A),该第一非依电性记忆胞(10A)与第二非依电性记忆胞(10B)相串连;此方法具有之特征在于在拭除上述第一非依电性记忆胞(10A)时,不会拭除上述第二非依电性记忆胞(10B)。2.如申请专利范围第1项之方法,尚包括正向偏压该第一非依电性记忆胞(10A)之源极(14.58)。3.如申请专利范围第2项之方法,尚包括施加正电压到该第一非依电性记忆胞(10A)和该第二非依电性记忆胞(10B)的汲极(16.60)。4.如申请专利范围第2或3项之方法,尚包括施加非正电压到上述第一非依电性记忆胞(10A)及上述第二非依电性记忆胞(10B)中的闸极(24.50)。5.如申请专利范围第3项之方法,其中上述正电压的大小使得上述第一非依电性记忆胞(10A)产生热电洞(202)。6.如申请专利范围第5项之方法,其中上述正电压的大小使电子(200)在上述第一非依电性记忆胞(10A)中加速,在未于上述第一非依电性记忆胞(10A)产生显着的带至带电流时,透过上述第一非依电性记忆胞(10A)中的冲击性电离产生上述热电洞(202)。7.如申请专利范围第2.5或6项之方法,其中上述正向偏压的大小使电子(200)往上述第一非依电性记忆胞(10A)的汲极(16.60)加速,而上述电子(200)并未注入到上述第一非依电性记忆胞(10A)中的闸极(24.50)。8.如申请专利范围第5或6项之方法,其中上述热电洞(202)注入上述第一非依电性记忆胞(10A)中的闸极(24.50),以拭除上述第一非依电性记忆胞(10A)。9.如申请专利范围第1项之方法,其中上述第一非依电性记忆胞(10A)包含:基质(12),包含第一区及第二区,及介于两者中间具有溢出(spillover)电子的通道;闸极(24.50),位于上述通道上方;电荷陷捕层(20),内有第一量的电子;电介质层(18.56),位于上述通道及电荷陷捕区(20.54)中间;以及电隔离层(22.52),位于上述通道上方。10.如申请专利范围第1或9项之方法,其中上述第一非依电性记忆胞(10A)包含两位元记忆胞。图式简单说明:第1图以线路图说明一个记忆胞阵列,其中之记忆胞具有第2图中显示的结构,并能用一般衆所周知的方法拭除;第2图显示单一位元快闪EEPROM记忆胞的剖面图,为利用氧化物-氮化物-氧化物(ONO)作为闸极电介质的先前技艺;第3图显示一个两位元快闪EEPROM记忆胞的剖面图,系根据发明的实施例结构,利用氧化物-氮化物-氧化物(ONO)作为闸极电介质;第4图显示一个二位元快闪EERROM记忆胞的剖面图,系根据本发明的实施例构造,利用埋入(buried)多晶矽岛状物(polysilicon islands)的多矽(silicon rich silicon)二氧化矽(dioxide)作为闸极电介质;第5A图为快闪EEPROM记忆胞的剖面图,显示在先前技艺中,位于闸极下的充电陷捕区域;第5B图为一个快闪EEPROM记忆胞的剖面图,系依照本发明的实施例构造,显示位于闸极下的充电抑制区域;第6图为一个两位元快闪EEPROM记忆胞的剖面图,显示位于闸极下,右滙流排(bus)与左滙流排的充电陷捕区域;第7图以图示的方法说明一个出现在第3.4.5B及6图中的两位元EEPROM记忆胞阵列,根据本发明方法进行选择性拭除;以及第8图为第7图中阵列的剖面图,根据本发明方法进行选择性拭除。 |
