| 发明名称 | 分数除法器系统及方法 | ||
| 摘要 | 本发明系有关一种减少唤醒时低功率定时器计时误差之分数除法器系统(100)，该分数除法器系统(100)系包含可操作产生具频率Fc之输出信号对参考时钟频率F<sub>LP</sub>有下列关系之一分数除法器装置(102)：F<sub>LP</sub>＝(M+(N/P<sub>DIV</sub>))×F<sub>C</sub>其中P<sub>DIV</sub>系为该分数除法器装置(102)之周期，M为除法比率之整数部分，而N为除法比率之分数部分大小。该分数除法器系统(100)亦包含被连接至该分数除法器装置(102)可从低功率模式开始唤醒之一高速晶体振荡器装置(104)。该分数除法器系统亦包括被连接至该高速晶体振荡器装置(104)之一高速时钟除法器装置(106)。 | ||
| 申请公布号 | CN100538561C | 申请公布日期 | 2009.09.09 |
| 申请号 | CN200510080995.8 | 申请日期 | 2005.06.30 |
| 申请人 | 因芬尼昂技术股份公司 | 发明人 | M·刘易斯 |
| 分类号 | G04F8/02(2006.01)I;G04F10/04(2006.01)I;G06F1/14(2006.01)I | 主分类号 | G04F8/02(2006.01)I |
| 代理机构 | 中国专利代理(香港)有限公司 | 代理人 | 张雪梅;陈景峻 |
| 主权项 | 1. 一种减少唤醒时低功率定时器计时误差之分数除法器系统(100)，该分数除法器系统(100)系包含被操作以产生具频率Fc之输出信号，且对一参考时钟其频率FLP有下列关系之一分数除法器装置(102)：其中PDIV系为该分数除法器装置(102)之周期，M为除法比率之整数部分，而N为除法比率之分数部分大小，其特征在于为该分数除法器系统(100)亦包含被连接至该分数除法器装置(102)可从低功率模式开始唤醒之一高速晶体振荡器装置(104)，被连接至该分数除法器装置(102)及该高速晶体振荡器装置(104)之一高速时钟除法器装置(106)，其中该高速晶体振荡器装置(104)亦被操作以采样该输出信号及来自该分数除法器装置(102)之总计时误差目前状态，其中该被采样输出信号系触动该高速时钟除法器装置(106)，而该被采样总计时误差目前状态系预载该高速时钟除法器装置(106)，其被操作以高速时钟1.5周期内之精确度来同步化该输出信号之第一脉冲及理想时钟计时。 | ||
| 地址 | 德国慕尼黑 | ||