一种现场可编程器件FPGA逻辑单元模型及其通用装箱算法

摘要

本发明涉及一种现场可编程器件FPGA逻辑单元模型及其通用装箱算法，它根据逻辑单元中所能实现用户电路逻辑功能类型进行分析和建模，按照其相互驱动情况可以分成三级，第一级为查找表，第二级为专用器件，第三级为时序器件，该模型能广泛地描述现有商用FPGA芯片逻辑单元结构。基于此模型本发明提出自下而上的通用逻辑单元装箱算法，该算法分别对用户电路中以专用器件为核心的器件、以时序器件为核心的器件和以查找表为核心的器件依次创建自定义逻辑器件，最后采用增益函数计算对这些自创的逻辑器件进行装箱，是处理各种逻辑单元装箱问题的一种普适性算法。既有广泛代表性，又具有通用性，同时也兼备实用性；时间开销性能优异，适用于大规模的用户电路。

主权项

1.一种现场可编程器件FPGA逻辑单元模型，其特征在于：它由三级组件构成：第一级为查找表，第二级为专用器件，第三级为时序器件；所述第一级包含了两个K输入的查找表(701和702)，K可以是2、3、4、5或6；所述第二级包含了K+1输入查找表多路选择器(705)、K+2输入查找表多路选择器(706)、两个加法器进位链多路选择器(703和704)、两个多路选择器(708和710)和两个“和输出”专用器件(707和709)；所述第三级包含两个多路选择器(711和712)和两个时序器件(713和714)；第一级查找表701和702的输出端O分别连接到第二级的多路选择器705的两个数据信号输入端IA和IB，K+1输入查找表的输入IN(K+1)连接到多路选择器705的数据选通端S，多路选择器705的输出端O和K+1输入查找表的输出OUT(K+1)相连；多路选择器705的输出端O和逻辑单元的输入IN分别连接到第二级多路选择器706的两个数据信号输入端IA和IB，K+2输入查找表的输入IN(K+2)连接到多路选择器706的数据选通端S，多路选择器706的输出端O和K+2输入查找表的输出OUT(K+2)相连；第二级多路选择器704的数据信号输入端IA和互连线进位输入CIN1相连，而数据信号输入端IB和专用进位输入CIN相连；多路选择器703的数据信号输入端IA和互连线进位输入CIN0相连，而数据信号输入端IB和多路选择器704的输出端O相连；多路选择器703的输出端O和专用进位输出CO以及互连线进位输出CO0相连；第二级“和输出”专用器件707的两个输入端I0和I1分别与第一级查找表701的输出端O和第二级多路选择器704的输出端O相连；“和输出”专用器件707的输出端O与多路选择器708的IB输入端相连，多路选择器708的IA输入端则与第一级查找表701的输出端O相连；多路选择器708的输出端O与组合输出D0和多路选择器711的IA输入端相连；“和输出”专用器件709的两个输入端I0和I1分别与第一级查找表702的输出端O和专用进位输入CIN相连，“和输出”专用器件709的输出端O与多路选择器710的IB输入端相连，多路选择器710的IA输入端则与第一级查找表702的输出端O相连；多路选择器710的输出端O与组合输出D1和多路选择器712的IA输入端相连；第三级多路选择器711的IB输入端与时序器件714的输出端O相连，多路选择器711的输出端O与时序器件713的D输入端相连；多路选择器712的IB输入端则与移位输入SIN相连，多路选择器712的输出端O与时序器件714的D输入端相连；时序器件713的输出端O和时序输出Q0以及移位输出相连；时序器件714的输出端O和时序输出Q1相连。