| 摘要 |
降低可存取控制外部记忆体之电路中的测试设计之成本。和响应于对记忆体介面8连接之外部记忆体4之存取要求而进行记忆体控制的记忆体控制器6独立地，具有外部记忆体测试运之内建式自我测试电路11。内建式自我测试电路11之测试及测试结果参照时使用TAP控制器12。采用多工器13，可依据介由TAP控制器12由外部输入之控制资讯，切换记忆体控制器或内建式自我测试电路使成为连接于记忆体介面之电路。内建式自我测试电路，系依据介由TAP控制器被输入之指示，以可程控方式产生记忆体测试用图案加以输出之之同时，进行由外部记忆体读出之资料与期待资料之比较判断。 |
