| 主权项 |
1.一种制造垂直记忆阵列之方法,该方法包含: 提供一基材; 于该基材中形成一第一凹槽; 于该基材中形成一第二凹槽; 于该基材中进行离子植入以于该第一及第二凹槽 间形成一接合汲极区; 于该基材及该第一凹槽上形成一电荷补捉结构; 于该基材及该第二凹槽上形成一电荷补捉结构;以 及 于该第一及第二凹槽中形成多晶矽闸极层。 2.如申请专利范围第1项所述之方法,其中该电荷补 捉结构包含一第一介电层,一电荷捕捉层,以及一 第二介电层。 3.如申请专利范围第1项所述之方法,其中形成该捕 捉结构包含形成一层至少包含氮化物、氧化铝、 氧化铪或氧化铈其中之一。 4.如申请专利范围第1项所述之方法,其中形成该捕 捉结构包含形成一包含高介电常数材料之层。 5.如申请专利范围第1项所述之方法,更包含进行离 子植入以形成一共同源极线。 6.如申请专利范围第1项所述之方法,更包含进行离 子植入以于该第一及第二凹槽间形成一接合主体 区。 7.如申请专利范围第1项所述之方法,更包含于该基 材中进行离子植入以于每一该第一及第二凹槽之 外侧上形成一汲极区。 8.如申请专利范围第7项所述之方法,更包含进行离 子植入以于该第一凹槽之外侧及该第二凹槽之外 方侧上形成主体区。 9.如申请专利范围第1项所述之方法,更包含建构该 第一及第二凹槽之深度以达到一所需之通道长度 。 10.如申请专利范围第9项所述之方法,其中该所需 之通道长度系选取以达到一所需之读取或程式化 电流。 11.如申请专利范围第1项所述之方法,更包含建构 该第一及第二凹槽之宽度以达到一所需之闸极宽 度。 12.如申请专利范围第11项所述之方法,其中该所需 之闸极宽度细选取以达到一所需之细胞尺寸。 13.一种记忆阵列,包含: 一包含第一复数电晶体结构之第一垂直记忆细胞; 一包含第二复数电晶体结构之第二垂直记忆细胞; 一介于该第一及第二记忆细胞间之接合汲极区;以 及 一介于该第一及第二记忆细胞间之接合主体区。 14.如申请专利范围第13项所述之记忆阵列,其中每 一该第一及第二复数电晶体结构则建构成用以储 存复数位元资料。 15.如申请专利范围第13项所述之记忆阵列,其中每 一该第一及第二复数电晶体结构则建构成用以储 存两位元资料。 16.如申请专利范围第13项所述之记忆阵列,其中每 一该第一及第二复数电晶体结构系利用多阶电荷 技术以储存复数位元资料。 17.如申请专利范围第13项所述之记忆阵列,其中每 一该第一及第二复数电晶体结构为矽-氧化矽-氮 化矽-氧化矽-矽(SONOS)电晶体结构。 18.如申请专利范围第13项所述之记忆阵列,其中该 第一及第二垂直记忆细胞则建构成每一细胞可储 存四位元资料。 19.如申请专利范围第13项所述之记忆阵列,其中该 第一及第二垂直记忆细胞则建构成每一细胞可储 存十六位元资料。 20.如申请专利范围第13项所述之记忆阵列,其中该 第一垂直记忆细胞包含一第一电晶体结构,系包含 : 一传导闸极区; 一第一汲极区; 一主体区; 一共同源极区;以及 一电荷捕捉结构。 21.如申请专利范围第20项所述之记忆阵列,其中该 电荷捕捉结构包含一第一介电层,一电荷捕捉层, 以及一第二介电层。 22.如申请专利范围第20项所述之记忆阵列,其中该 电荷捕捉结构至少包含氮化物、氧化铝、氧化铪 或氧化铈其中之一。 23.如申请专利范围第20项所述之记忆阵列,其中该 电荷捕捉结构包含一高介电常数材料。 24.如申请专利范围第13项所述之记忆阵列,其中该 第一垂直记忆细胞包含一第二电晶体结构,系包含 : 该传导闸极区; 该接合汲极区; 该接合主体区; 该共同源极区;以及 该电荷捕捉结构。 25.如申请专利范围第24项所述之记忆阵列,其中该 电荷捕捉结构包含一氧化氮化氧化(ONO)层。 26.如申请专利范围第24项所述之记忆阵列,其中该 电荷捕捉结构至少包含氮化物、氧化铝、氧化铪 或氧化铈其中之一。 27.如申请专利范围第24项所述之记忆阵列,其中该 电荷捕捉结构包含一包含高介电常数材料。 28.如申请专利范围第13项所述之记忆阵列,其中该 第二垂直记忆细胞包含一第三电晶体结构,系包含 : 一第二传导闸极区; 该接合汲极区; 该接合主体区; 该共同源极区;以及 该电荷捕捉结构。 29.如申请专利范围第28项所述之记忆阵列,其中该 电荷捕捉结构包含一氧化氮化氧化(ONO)层。 30.如申请专利范围第28项所述之记忆阵列,其中该 电荷捕捉结构至少包含氮化物、氧化铝、氧化铪 或氧化铈其中之一。 31.如申请专利范围第28项所述之记忆阵列,其中该 电荷捕捉结构包含一包含高介电常数材料。 32.如申请专利范围第13项所述之记忆阵列,其中该 第二垂直记忆细胞包含一第四电晶体结构,系包含 : 该第二传导闸极区; 一第二汲极区; 一第二主体区; 该共同源极区;以及 该电荷捕捉结构。 33.如申请专利范围第32项所述之记忆阵列,该电荷 捕捉结构包含一氧化氮化氧化(ONO)层。 34.如申请专利范围第32项所述之记忆阵列,其中该 电荷捕捉结构至少包含氮化物、氧化铝、氧化铪 或氧化铈其中之一。 35.如申请专利范围第32项所述之记忆阵列,其中该 电荷捕捉结构包含一包含高介电常数材料。 36.如申请专利范围第13项所述之记忆阵列,其中该 第一及第二复数电晶体结构可利用一通道热电子 技术程式化。 37.如申请专利范围第13项所述之记忆阵列,其中该 第一及第二复数电晶体结构可利用一价电子带到 传导带的热电洞技术抹除。 38.如申请专利范围第13项所述之记忆阵列,其中该 些第一及第二电晶体结构可利用一富特-诺得翰技 术阻挡抹除。 图式简单说明: 第一图系显示垂直记忆细胞之实施例; 第二图系显示包含符合一实施例之垂直细胞之记 忆阵列; 第三图系显示一种将第二图阵列之第一电晶体结 构中一位元程式化之方法; 第四图系显示一种将第二图阵列之第一电晶体结 构中一第二位元程式化之方法; 第五图系显示一种将第二图阵列之第一电晶体结 构中一位元抹除之方法; 第六图系显示一种将第二图阵列之第一电晶体结 构中一第二位元抹除之方法; 第七图系显示一种阻档抹除第二图阵列之方法; 第八图系显示一种读取第二图阵列之第一电晶体 结构中一位元之方法; 第九A图系显示符合一实施例之第二图阵列制造过 程; 第九B图系显示符合一实施例之第二图阵列制造过 程; 第九C图系显示符合一实施例之第二图阵列制造过 程; 第九D图系显示符合一实施例之第二图阵列制造过 程; 第十图系显示可用于第二图阵列之多阶电荷(MLC) 技术实施例。 |
