| 主权项 |
1.一种半导体堆叠结构之制法,系包括: 于第一基板上接置并电性连接至少一半导体晶片, 且于该第一基板上对应该半导体晶片周围设置支 撑件; 将一具第一表面及相对第二表面之第二基板接置 于该支撑件上,该第一表面之部分区域系覆盖有一 贴片,且该第二基板系以其第二表面而接置于该支 撑件上; 利用焊线电性连接该第一基板及第二基板;以及 进行封装模压作业,以于该第一基板上形成用以包 覆该半导体晶片、支撑件、第二基板、焊线及贴 片之封装胶体,并使该贴片顶面外露出该封装胶体 。 2.如申请专利范围第1项之半导体堆叠结构之制法, 复包括: 移除该贴片,以使该第二基板之部分第一表面外露 出该封装胶体;以及 于该第二基板外露出该封装胶体之第一表面上接 置并电性连接电子元件。 3.如申请专利范围第1项之半导体堆叠结构之制法, 其中,该半导体晶片系以打线及覆晶之其中一方式 而电性连接至该第一基板。 4.如申请专利范围第1项之半导体堆叠结构之制法, 其中,该支撑件为废晶片、金属块及绝缘块之其中 一者。 5.如申请专利范围第1项之半导体堆叠结构之制法, 其中,该支撑件为基板条,以供该第二基板电性连 接至该基板条,并由该基板条电性连接至该第一基 板。 6.如申请专利范围第1项之半导体堆叠结构之制法, 其中,该表面设有贴片之第二基板之制备方法系包 括: 提供一具复数第二基板且呈阵列排列之基板模组 片,该第二基板第一表面之中心部分系设有复数焊 垫,且该第二基板第一表面之周围部分系设有复数 焊线垫,并对于该第二基板中心部分上设置一贴片 以覆盖该焊垫;以及 沿各该第二基板边缘进行切割,以形复数表面设有 贴片之第二基板。 7.如申请专利范围第6项之半导体堆叠结构之制法, 其中,该焊线垫系透过焊线而使该第二基板电性连 接至该第一基板。 8.如申请专利范围第6项之半导体堆叠结构之制法, 其中,该贴片移除后,即可外露出该焊垫,以供电子 元件电性连接至该焊垫。 9.如申请专利范围第1项之半导体堆叠结构之制法, 其中,该堆叠有第二基板之第一基板系置于一具有 上模之模具中,并使该上模内侧顶缘顶抵住设于该 第二基板上之贴片,以便进行封装模压作业。 10.如申请专利范围第1项之半导体堆叠结构之制法 ,其中,该第二基板之第二表面系可选择接置并电 性连接有半导体晶片、被动元件及封装件。 11.如申请专利范围第10项之半导体堆叠结构之制 法,其中,该半导体晶片系以打线及覆晶之其中一 方式而电性连接至该第二基板。 12.如申请专利范围第1项之半导体堆叠结构之制法 ,其中,该贴片之厚度系大于焊线之线弧高。 13.如申请专利范围第1项之半导体堆叠结构之制法 ,其中,该第一基板底面植设有焊球。 14.如申请专利范围第1项之半导体堆叠结构之制法 ,其中,该半导体堆叠结构系可以单颗及批次大量 制造之其中一方式进行。 15.如申请专利范围第14项之半导体堆叠结构之制 法,其中,该半导体堆叠结构之批次方式之制法,系 包括: 提供一具复数第一基板之第一基板模组片,以于各 该第一基板上接置并电性连接半导体晶片,并于该 半导体晶片周围黏置支撑件,以于该支撑件上接置 第二基板,且该第二基板上形成有一贴片,藉以覆 盖形成于该第二基板表面之焊垫,并利用焊线以将 该第二基板电性连接至该第一基板; 进行封装模压制程,以于该第一基板模组片上形成 一包覆该些半导体晶片、支撑件、第二基板、焊 线及贴片之封装胶体,且使该贴片顶面外露出该封 装胶体; 于各该第一基板底面植接焊球,并对应各该第一基 板间进行切割,以分离各该第一基板;以及 移除该贴片,藉以完全外露出该第二基板上之焊垫 。 16.一种半导体堆叠结构,系包括: 第一基板; 至少一半导体晶片,系接置并电性连接至该第一基 板; 支撑件,系设于该第一基板上,且对应该半导体晶 片周围; 具第一表面及第二表面之第二基板,该第二基板系 以其第二表面周围而接置于该支撑件上; 焊线,系用以电性连接该第一及第二基板;以及 封装胶体,系形成于该第一基板上,且包覆该半导 体晶片、焊线、支撑件及第二基板,并使该第二基 板之第一表面外露出该封装胶体。 17.如申请专利范围第16项之半导体堆叠结构,复包 括有电子元件,系接置并电性连接至外露出该封装 胶体之第二基板上。 18.如申请专利范围第16项之半导体堆叠结构,其中, 该半导体晶片系以打线及覆晶之其中一方式而电 性连接至该第一基板。 19.如申请专利范围第16项之半导体堆叠结构,其中, 该支撑件为废晶片、金属块及绝缘块之其中一者 。 20.如申请专利范围第16项之半导体堆叠结构,其中, 该支撑件为基板条,以供该第二基板电性连接至该 基板条,并由该基板条电性连接至该第一基板。 21.如申请专利范围第16项之半导体堆叠结构,其中, 该第二基板之第一表面中心部分系设有复数焊垫, 且该第二基板之第一表面周围部分系设有复数焊 线垫。 22.如申请专利范围第21项之半导体堆叠结构,其中, 该焊线垫系透过焊线而使该第二基板电性连接至 该第一基板。 23.如申请专利范围第21项之半导体堆叠结构,其中, 该焊垫上可供电性连接电子元件。 24.如申请专利范围第16项之半导体堆叠结构,其中, 该第二基板之第二表面系可选择接置并电性连接 有半导体晶片、被动元件及封装件。 25.如申请专利范围第24项之半导体堆叠结构,其中, 该半导体晶片系以打线及覆晶之其中一方式而电 性连接至该第二基板。 图式简单说明: 第1图系为美国专利第5,222,014号所揭露之半导体封 装件堆叠结构剖面示意图; 第2图系为美国专利第6,828,664号所揭露之半导体封 装件堆叠结构剖面示意图; 第3A至3C图系为美国专利第6,861,288号所揭露之半导 体封装件堆叠结构之制法剖面示意图; 第4A至4G图系为本发明之半导体堆叠结构及其制法 之第一实施例剖面示意图; 第5A及5B图系为本发明之半导体堆叠结构中于第一 基板上接置支件之平面示意图; 第6A及6B图系为本发明之半导体堆叠结构中表面设 有贴片之第二基板制备示意图; 第7图系为本发明之半导体堆叠结构第二实施例之 剖面示意图; 第8图系为本发明之半导体堆叠结构第三实施例之 剖面示意图; 第9图系为本发明之半导体堆叠结构第四实施例之 剖面示意图; 第10图系为本发明之半导体堆叠结构第五实施例 之剖面示意图; 第11A及11B图系为本发明之半导体堆叠结构第六实 施例之剖面示意图;以及 第12A至12D图系为本发明之半导体堆叠结构及其制 法第七实施例之剖面示意图。 |
