SDH帧头检测及数据重排电路

摘要

SDH帧头检测及数据重排电路主要适应于SDH系统中集成电路芯片内部帧头检测及数据重排结构设计范围，属于SDH宽带通信技术领域。本发明的目的是使用少量的硬件电路完成SDH帧头检测及数据重排电路设计。本发明对用16位并行方式表示的串行输入STM-16的SDH码流，采用事务处理流水线思想实现码流的帧头检测及数据重排，指示出帧头的当前位置，输出经过重排的16位并行STM-16的SDH码流。通过使用该设计电路，可以简化系统电路结构、降低系统电路功耗、提高系统工作可靠性。该发明可用于解决多路高速SDH输入码流帧头检测及数据重排的设计电路。

主权项

1、SDH帧头检测及数据重排电路，其特征在于：包括24位数据缓冲器、数据重排装置、多路选择器、检测帧头装置1、检测帧头装置2和数据输出控制装置，输入端口的用16位并行方式表示的串行输入STM-16的SDH码流data_in[15:0]连接到24位数据缓冲器的输入端，24位数据缓冲器的输出数据word_shift[23:0]、word_shift[15:0]分别连接到数据重排装置和检测帧头装置1的输入端；输入端口检测信号search连接到多路选择器、检测帧头装置1和检测帧头装置2的输入端；检测帧头装置1的输出find_a1[7:0]连接到多路选择器和检测帧头装置2的输入端；检测帧头装置2的输出find_a1_dly2[7:0]连接到多路选择器的输入端；多路选择器的输出cross_bar[7:0]连接到数据重排装置的输入端；数据重排装置的输出data_buf[15:0]连接到数据输出控制装置和检测帧头装置2的输入端；检测帧头装置2的输出msb_sel连接到数据输出控制装置的输入端；检测帧头装置2的输出b_a1a2和数据输出控制装置的输出data_out[15:0]分别连接到输出端口上；输入端口信号reset、enable、clock是电路的共用输入信号，其中：reset、enable、clock、search、data_in[15:0]、data_out[15:0]、b_a1a2、word_shift[23:0]、word_shift[15:0]、find_a1[7:0]、find_a1_dly2[7:0]、msb_sel、cross_bar[7:0]、data_buf[15:0]是采用verilog硬件描述语言定义的信号形式，方括号是信号总线的表示方式，括号内数据表示信号的位数，reset是低电平有效的端口输入电路复位信号；clock是端口输入的电路工作时钟信号；enable是低电平有效的端口输入电路工作使能信号；search是高电平有效的端口输入寻找帧头指示信号；data_in[15:0]是端口输入16位并行输入数据；data_out[15:0]是16位并行端口输出数据；b_a1a2是高电平有效的当前帧头位置指示端口输出信号；msb_sel是用于控制实现对输入数据data_buf[15:0]的分时输出操作的检测帧头装置2的输出控制信号；work_shift[23:0]和word_shift[15:0]分别是24位数据缓冲寄存器缓存后的输出数据；find_a1[7:0]是检测帧头装置1对输入数据word_shift[15:0]进行8位特征数据的连续搜寻操作后的输出搜寻结果值；find_all_dly2[7:0]是检测帧头装置2确认已经找到24位的帧头特征数据后输出的控制信号；cross_bar[7:0]是多路选择器输出的控制信号；data_buf[15:0]是数据重排装置进行数据重排后的输出数据。