| 发明名称 | 高性能CMOS电路及其制造方法 | ||
| 摘要 | 本发明涉及互补金属－氧化物－半导体(CMOS)电路，其每个包含至少第一和第二栅极叠层。第一栅极叠层位于半导体衬底中的第一器件区域(例如，n－FET器件区域)上，且从底部至顶部包括至少，栅极介质层、金属栅极导体、和含硅栅极导体。第二栅极叠层位于半导体衬底中的第二器件区域(例如，p－FET器件区域)上，其从底部至顶部包括至少，栅极介质层和含硅栅极导体。第一和第二栅极叠层可以通过本发明各种方法以集成方式形成在半导体衬底上。 | ||
| 申请公布号 | CN1992274A | 申请公布日期 | 2007.07.04 |
| 申请号 | CN200610147073.9 | 申请日期 | 2006.11.14 |
| 申请人 | 国际商业机器公司 | 发明人 | V·纳拉亚南;T－C·陈;J·S·纽伯里;B·B·多里斯;B·P·林德;V·K·帕鲁许里;A·卡勒伽里;M·L·斯特恩;M·P·胡齐克;J·C·阿诺德;G·A·布莱里;M·A·格里伯佑;金永希 |
| 分类号 | H01L27/092(2006.01);H01L21/8238(2006.01);H01L29/78(2006.01);H01L29/49(2006.01);H01L21/336(2006.01);H01L21/28(2006.01) | 主分类号 | H01L27/092(2006.01) |
| 代理机构 | 北京市中咨律师事务所 | 代理人 | 于静;李峥 |
| 主权项 | 1.一种半导体器件，包括：半导体衬底，其包含彼此相邻的至少第一和第二器件区域；第一栅极叠层，其位于所述第一器件区域上，其中所述第一栅极叠层从底部至顶部包括至少，包含介电常数(k)大于等于二氧化硅的介质材料的栅极介质层、金属栅极导体、和含硅栅极导体；以及第二栅极叠层，其位于所述第二器件区域上，其中所述第二栅极叠层从底部至顶部包括至少，栅极介质层和含硅栅极导体。 | ||
| 地址 | 美国纽约 | ||