| 主权项 |
1.一种半导体封装件之制造方法,包括步骤: 提供一矽底材(Silicon Substrate),且该矽底材具一绝 缘表面; 形成至少一图案化金属层(Patterned Metal Layer)于该 矽底材之该绝缘表面上; 形成至少一绝缘层于该图案化金属层上方,并裸露 出部分金属以作为复数组元件接点(Attaching Pads)和 复数组植球点(Ball Attaching Pads); 电性接合复数个元件于该些组元件接点处,且该矽 底材区分为多个封装单元,而每一个封装单元中至 少包括一元件和一组植球点; 设置一围栏(Dam Block)于每一个封装单元的周围以 形成一填充区,且该组植球点位于该围栏之外侧; 注入一胶体于该些封装单元的该些填充区,以填满 该些填充区并覆盖该些元件与该矽底材之部分该 绝缘表面; 形成复数个焊球于该些组植球点上;及 切割(Singulating)该矽底材上之该些封装单元,以形 成多个独立的半导体封装件。 2.如申请专利范围第1项所述之制造方法,其中系在 该矽底材上形成一低介电材料层(low dielectric material)以提供该绝缘表面。 3.如申请专利范围第2项所述之制造方法,其中该绝 缘层和该低介电材料层系为苯并环丁烷( benzocyclobutane,简称BCB)。 4.如申请专利范围第2项所述之制造方法,其中该绝 缘层和该低介电材料层系为聚醯亚胺(polyimide,简 称PI)。 5.如申请专利范围第1项所述之制造方法,其中该绝 缘层之材料系为一低介电材料。 6.如申请专利范围第1项所述之制造方法,其中该些 元件系为复数个晶片、复数个被动元件或其组合 。 7.如申请专利范围第1项所述之制造方法,其中电性 接合该些元件于该些组元件接点之步骤中,系选自 焊线连接(Wire Bonding)、覆晶接合(Flip Chip Bonding)和 焊料连结(Solder Bonding)之方式。 8.如申请专利范围第7项所述之制造方法,其中使用 焊线连接方式电性接合复数个晶片与该些组元件 接点时,系以复数条焊线电性连接该些晶片与该些 组元件接点。 9.如申请专利范围第7项所述之制造方法,其中使用 覆晶接合方式电性接合复数个晶片与该些组元件 接点时,系在该组元件接点处形成复数个锡铅凸块 ,并经过回焊(Reflow)步骤使该些晶片与该些组元件 接点电性连接。 10.如申请专利范围第7项所述之制造方法,其中使 用焊料连结方式时,系在该些组元件接点处涂上焊 料(Solder Paste),并经过回焊(Reflow)步骤使该些元件 与该些组元件接点电性连接。 11.如申请专利范围第1项所述之制造方法,其中系 在每一个封装单元的周围直接点胶以形成该围栏( Dam Block)。 12.如申请专利范围第1项所述之制造方法,更包括 步骤: 预先形成该围栏,再将该围栏设置于该封装单元的 周围。 13.如申请专利范围第1项所述之制造方法,其中该 围栏与注入该填充区之该胶体系为相同之一绝缘 材料。 14.如申请专利范围第1项所述之制造方法,更包括 步骤: 将多个独立的半导体封装件经由该些焊球与复数 个电路板(PCB)电性连接。 15.一种封装件,包括: 一矽底材(Silicon Substrate),且该矽底材具一绝缘表 面; 一图案化金属层(Patterned Metal Layer),形成于该矽底 材之该绝缘表面上; 一绝缘层,形成于该图案化金属层上方,并裸露出 部分金属以作为至少一组元件接点(Die Attaching Pads )和一组植球点(Ball Attaching Pads); 至少一元件,系与该组元件接点电性连接; 一胶体(Encapsulation Compound),系覆盖该元件与该矽底 材之部分该绝缘表面;及 复数个焊球,形成于该组植球点上。 16.如申请专利范围第15项所述之封装件,更包括一 围栏,系设置于该元件之周围并与该胶体紧密接合 。 17.如申请专利范围第16项所述之封装件,其中该围 栏与该胶体系为相同之一绝缘材料。 18.如申请专利范围第15项所述之封装件,其中该矽 底材之该绝缘表面系为一低介电材料层(Low Dielectric Material)。 19.如申请专利范围第18项所述之封装件,其中该绝 缘层和该低介电材料层系为苯并环丁烷( Benzocyclobutane,简称BCB)。 20.如申请专利范围第18项所述之封装件,其中该绝 缘层和该低介电材料层系为聚醯亚胺(Polyimide,简 称PI)。 21.如申请专利范围第15项所述之封装件,其中该绝 缘层之材料系为一低介电材料。 22.如申请专利范围第15项所述之封装件,其中该元 件与该组元件接点电性连接的方式系选自: 焊线连接(Wire Bonding)、覆晶接合(Flip Chip Bonding)和 焊料连结(Solder Bonding)。 23.如申请专利范围第15项所述之封装件,其中该元 件系为一晶片或一被动元件。 24.如申请专利范围第15项所述之封装件,系具有复 数个元件。 25.如申请专利范围第24项所述之封装件,其中该些 元件系为复数个晶片、复数个被动元件或其组合 。 图式简单说明: 第1图(习知技艺)系绘示一种传统的系统级封装件 之剖面示意图。 第2A~2G图为依照本发明一较佳实施例之半导体封 装件之制造方法流程图。 第3图系绘示依照本发明一较佳实施例之一独立的 半导体封装件之剖面示意图。 第4图系绘示依照本发明一较佳实施例之一预先形 成的围栏之示意图。 |
