| 主权项 |
1.由一处理器专属之一杂凑单元执行一杂凑运算 之方法,该方法包含: 提供一杂凑指令,以由该杂凑单元专门使用该杂凑 指令执行该杂凑运算; 在该杂凑指令中设定一指令码栏位,以指定该处理 器完成该杂凑运算;以及 在该杂凑指令中设定一重复前缀栏位,同时考量到 该指令码栏位后,以指示该杂凑指令所指定之该杂 凑运算系完成于一个或多个讯息区块。 2.如申请专利范围第1项所述之杂凑运算之方法,其 中上述之杂凑运算系于一应用程式可适用之系统 特权阶级中完成。 3.如申请专利范围第1项所述之杂凑运算之方法,其 中上述之杂凑指令规定执行一用于完成该杂凑运 算之杂凑演算法。 4.如申请专利范围第3项所述之杂凑运算之方法,其 中上述之杂凑演算法包含: 一安全杂凑演算法1,其中上述之杂凑运算包含对 一个或多个讯息区块产生一安全杂凑演算法1之讯 息摘录。 5.如申请专利范围第3项所述之杂凑运算之方法,其 中上述之杂凑演算法包含: 一安全杂凑演算法256,其中上述之杂凑运算包含对 一个或多个讯息区块产生一安全杂凑演算法256之 讯息摘录。 6.如申请专利范围第3项所述之杂凑运算之方法,其 中上述之杂凑演算法包含: 一安全杂凑演算法384,其中上述之杂凑运算包含对 一个或多个讯息区块产生一安全杂凑演算法384之 讯息摘录。 7.如申请专利范围第3项所述之杂凑运算之方法,其 中上述之杂凑演算法包含: 一安全杂凑演算法512,其中上述之杂凑运算包含对 一个或多个讯息区块产生一安全杂凑演算法512之 讯息摘录。 8.如申请专利范围第1项所述之杂凑运算之方法,其 中上述之杂凑指令系遵循x86架构之指令格式。 9.如申请专利范围第1项所述之杂凑运算之方法,其 中上述之杂凑指令隐含地参考该处理器之复数个 暂存器。 10.如申请专利范围第9项所述之杂凑运算之方法, 其中上述之复数个暂存器包含: 一第一暂存器,其中该第一暂存器之内容包含一指 向一记忆体位址之指标,该记忆体位址指定之一记 忆体之一位置以供存取欲完成之该杂凑运算的该 一个或多个讯息区块。 11.如申请专利范围第9项所述之杂凑运算之方法, 其中上述之复数个暂存器包含: 一第一暂存器,其中该第一暂存器之内容包含一指 向一记忆体位址之指标,该记忆体位址指定之一记 忆体之一位置以储存一讯息摘录,该讯息摘录系完 成该一个或多个讯息区块之该杂凑运算所产生之 一结果。 12.如申请专利范围第9项所述之杂凑运算之方法, 其中上述之复数个暂存器包含: 一第一暂存器,其中该第一暂存器之内容指示该一 个或多个讯息区块所占位元组长度之一数目。 13.如申请专利范围第1项所述之杂凑运算之方法更 包含:透过该杂凑单元,以对该一个或多个讯息区 块之每个讯息区块上执行复数个杂凑计算以产生 一相对应之杂凑中间値,并且于处理完所有先前讯 息区块后,对一最后讯息区块计算得出之一最后杂 凑中间値系包含一相对应于该一个或多个讯息区 块之讯息摘录。 14.如申请专利范围第13项所述之杂凑运算之方法, 其中上述之杂凑单元包含: 一区块杂凑逻辑电路,以根据该杂凑运算对该一个 或多个讯息区块之每个讯息区块上执行该复数个 杂凑计算以产生该相对应之杂凑中间値。 15.如申请专利范围第1项所述之杂凑运算之方法, 其中上述之处理器更包含: 平行地连接至该杂凑单元之一整数单元,以执行该 杂凑运算所需完成之复数个整数运算。 16.如申请专利范围第13项所述之杂凑运算之方法, 其中上述之指令码栏位指示该杂凑单元载入该一 个或多个讯息区块以执行该复数个杂凑计算。 17.一执行杂凑运算之装置,该执行杂凑运算之装置 包含: 由一逻辑电路所接收之一杂凑指令,其中上述之杂 凑指令指定一种该杂凑复算,该杂凑指令包含: 一指令码栏位,以指定该逻辑电路完成该一种杂凑 运算;以及连接至该指令码栏位之一重复前缀栏位 ,以指示该杂凑指令所指定之该一种杂凑运算系对 于一讯息进行,该讯息包含一个或多个讯息区块。 18.如申请专利范围第17项所述之装置,其中上述之 杂凑指令系于一应用程式内所指定发出,其中该一 种杂凑运算系于应用程式特权阶级所完成。 19.如申请专利范围第17项所述之装置,其中上述之 杂凑指令系指定被应用于完成该一种杂凑运算之 一杂凑演算法。 20.如申请专利范围第19项所述之装置,其中上述之 杂凑演算法包含: 一安全杂凑演算法1模式,其中该一种杂凑运算包 含对该讯息产生一安全杂凑演算法1模式之讯息摘 录。 21.如申请专利范围第19项所述之装置,其中上述之 杂凑演算法包含: 一安全杂凑演算法256模式,其中该一种杂凑运算包 含对该讯息产生一安全杂凑演算法256模式之讯息 摘录。 22.如申请专利范围第19项所述之装置,其中上述之 杂凑演算法包含: 一安全杂凑演算法384模式,其中该一种杂凑运算包 含对该讯息产生一安全杂凑演算法384模式之讯息 摘录。 23.如申请专利范围第19项所述之装置,其中上述之 杂凑演算法包含: 一安全杂凑演算法512模式,其中该一种杂凑运算包 含对该讯息产生一安全杂凑演算法512模式之讯息 摘录。 24.如申请专利范围第17项所述之装置,其中上述之 杂凑指令系根据x86架构之指令格式。 25.如申请专利范围第17项所述之装置,其中上述之 杂凑指令隐含地参考到该逻辑电路内之复数个暂 存器。 26.如申请专利范围第25项所述之装置,其中上述之 逻辑电路包含一相容于x86架构之微处理器。 27.如申请专利范围第25项所述之装置,其中上述之 复数个暂存器包含: 一第一暂存器,其中该第一暂存器之内容包含一指 向一记忆体位址之指标,该记忆体位址指向存取该 讯息所在之一记忆体的一位置,该讯息为欲完成之 该一种杂凑运算的对象。 28.如申请专利范围第25项所述之装置,其中上述之 复数个暂存器包含: 一第一暂存器,其中该第一暂存器之内容包含一指 向一记忆体位址之指标,该记忆体位址指向对应之 该讯息的一讯息摘录所在之一记忆体的一位置。 29.如申请专利范围第25项所述之装置,其中上述之 复数个暂存器包含: 一第一暂存器,其中该第一暂存器之内容指示该讯 息所占位元组长度之一数目。 30.如申请专利范围第17项所述之装置,更包含: 一转译逻辑电路,以转译该杂凑指令为指定完成该 一种杂凑运算所需之次运算的相关微指令。 31.如申请专利范围第30项所述之装置,更包含: 一杂凑单元,以接收一第一之一个或多个该相关微 指令,并且于该一个或多个讯息区块上执行复数个 杂凑计算以产生一相对应之杂凑中间値,并且于处 理完所有先前讯息区块后,对一最后讯息区块计算 得出之一最后杂凑中间値系包含一相对应于该一 个或多个讯息区块之讯息摘录。 32.如申请专利范围第30项所述之装置,其中上述之 杂凑单元包含: 一区块杂凑逻辑电路,以根据该一种杂凑运算对该 一个或多个讯息区块之每个讯息区块上执行该复 数个杂凑计算以产生该相对应之杂凑中间値。 33.如申请专利范围第31项所述之装置,其中上述之 装置更包含:平行地连接至该杂凑单元之一整数单 元,以执行该一种杂凑运算所需完成之一个或多个 整数运算。 34.如申请专利范围第31项所述之装置,其中上述之 相关微指令包含: 一第一微指令,以指示该杂凑指令载入一个该讯息 区块之一部分并且执行该复数个杂凑计算。 35.于一微处理器中执行杂凑运算之一方法,该方法 包含: 接收一杂凑指令,其中该杂凑指令指定一种杂凑运 算;以及 执行该一种杂凑运算。 36.如申请专利范围第35项所述之方法,其中上述之 接收该杂凑指令之步骤包含: 于该杂凑指令中指定用于完成该一种杂凑运算所 使用之一杂凑演算法。 37.如申请专利范围第36项所述之方法,其中上述之 杂凑演算法包含: 一安全杂凑演算法1模式,其中该一种杂凑运算包 含对一讯息产生一安全杂凑演算法1模式之讯息摘 录。 38.如申请专利范围第36项所述之方法,其中上述之 杂凑演算法包含: 一安全杂凑演算法256模式,其中该一种杂凑运算包 含对一讯息产生一安全杂凑演算法256模式之讯息 摘录。 39.如申请专利范围第36项所述之方法,其中上述之 杂凑演算法包含: 一安全杂凑演算法384模式,其中该一种杂凑运算包 含对一讯息产生一安全杂凑演算法384模式之讯息 摘录。 40.如申请专利范围第36项所述之方法,其中上述之 杂凑演算法包含: 一安全杂凑演算法512模式,其中该一种杂凑运算包 含对一讯息产生一安全杂凑演算法512模式之讯息 摘录。 41.如申请专利范围第35项所述之方法,其中上述之 接收该杂凑指令之步骤包含: 于该杂凑指令中指定于一讯息上完成该一种杂凑 运算,其中该讯息包含一个或多个讯息区块。 42.如申请专利范围第35项所述之方法,其中上述之 接收该杂凑指令之步骤包含: 根据x86架构指令格式定义该杂凑指令。 43.如申请专利范围第35项所述之方法,其中上述之 接收该杂凑指令之步骤包含: 隐含地参考到该微处理器内之复数个暂存器。 44.如申请专利范围第43项所述之方法,其中上述之 隐含地参考步骤包含: 首先参考一第一暂存器,其中该第一暂存器之内容 包含一指向一记忆体位址之指标,该记忆体位址指 向存取该讯息所在之一记忆体的一位置,该讯息为 欲完成之该一种杂凑运算的对象。 45.如申请专利范围第43项所述之方法,其中上述之 隐含地参考步骤包含: 首先参考一第一暂存器,其中该第一暂存器之内容 包含一指向一记忆体位址之指标,该记忆体位址指 向对应之该讯息的一讯息摘录所在之一记忆体的 一位置。 46.如申请专利范围第43项所述之方法,其中上述之 隐含地参考步骤包含: 首先参考一第一暂存器,其中该第一暂存器之内容 指示该讯息所占位元组长度之一数目。 47.如申请专利范围第35项所述之方法,更包含: 转译该杂凑指令至一微指令序列,其指定该执行步 骤部分之次运算。 48.如申请专利范围第47项所述之方法,其中上述之 执行步骤包含: 首先传送一第一之一个或多个微指令序列至一杂 凑单元;以及 该杂凑单元根据该一种杂凑运算首先对一个或多 个讯息区块完成复数个杂凑计算以产生一相对应 之杂凑中间値。 49.如申请专利范围第48项所述之方法,其中上述之 执行步骤更包含: 接着传送一第二之一个或多个微指令序列至一平 行地连接至该杂凑单元的整数单元;以及 该整数单元接着完成执行该一种杂凑运算所需之 复数个整数计算。 50.如申请专利范围第35项所述之方法,其中上述之 执行步骤系于应用程式可执行之特权阶级完成。 图式简单说明: 第一图系为描绘现今电脑讯息摘要应用程式的一 方块示意图; 第二图系为描绘一传统杂凑运算技术的一方块示 意图; 第三图系为根据本发明所提供之特征以执行杂凑 作业一微处理器装置的一方块示意图; 第四图系为描述根据本发明一实施例所提供之一 不可切割之杂凑指令的一方块示意图; 第五图系为第四图示出之不可分割杂凑指令之杂 凑模式栏位値的一表格; 第六图系为描绘根据本发明所提供之一x86架构相 容之微处理器内之一杂凑单元的一方块示意图; 第七图系为描述令第六图示出之微处理器进行杂 凑次运算之一范例微指令的一方块示意图; 第八图系为根据第七图之一XLOAD微指令格式之暂 存器栏位各种可能値的一表格; 第九图系为根据第七图之一XSTOR微指令格式之暂 存器栏位各种可能値的一表格; 第十图系为根据本发明之一杂凑运算中用以指示 杂凑演算法模式的一杂凑控制暂存器格式之一示 意图; 第十一图系为第十图示出之控制暂存器模式栏位 可能値的一表格; 第十二图系为描绘根据本发明之一杂凑单元实施 例的一方块示意图;以及 第十三图所示,其系为描述根据本发明以执行前述 「安全杂凑标准」之杂凑运算的一区块杂凑逻辑 电路实施例之一方块示意图。 |
