| 主权项 |
1.一种减少CMP制程中图案效应之方法,包括下列步 骤: (a)提供一半导体基材,该半导体基材具有一图案化 之介电层、一在该图案化之介电层上之阻障层、 及一在该阻障层上之导电层; (b)进行第一CMP制程,研磨至该阻障层被研磨到之前 ,以移除部分之该导电层,藉以减少该导电层之高 度差; (c)在该导电层上沉积一层实质上与该导电层相同 之物质;及 (d)进行第二CMP制程以露出该图案化之介电层。 2.如申请专利范围第1项所述之减少CMP制程中图案 效应之方法,其中该导电层包含铜或铜合金。 3.如申请专利范围第1项所述之减少CMP制程中图案 效应之方法,其中该图案化之介电层包含二氧化矽 、氮化矽、磷矽玻璃、硼磷矽玻璃、或氟矽玻璃 。 4.如申请专利范围第1项所述之减少CMP制程中图案 效应之方法,其中该阻障层包含Ta、Ti、TaN、TiN或WN 。 5.如申请专利范围第2项所述之减少CMP制程中图案 效应之方法,其中使用电镀、CVD或PVD进行铜或铜合 金之沉积。 6.如申请专利范围第1项所述之减少CMP制程中图案 效应之方法,其中在进行第一CMP制程后剩余之导电 层上表面比该阻障层高10以上。 7.如申请专利范围第6项所述之减少CMP制程中图案 效应之方法,其中在进行第一CMP制程后剩余之导电 层上表面比该阻障层高100至1000。 8.如申请专利范围第1项所述之减少CMP制程中图案 效应之方法,其中在进行第一CMP制程后剩余之导电 层上表面大致平坦。 9.一种消除CMP制程后盘凹现象之方法,包括下列步 骤: (a)提供一半导体基材,该半导体基材具有一图案化 之介电层、一在该图案化之介电层上之阻障层、 及一在该阻障层上之导电层; (b)进行第一CMP制程至研磨终点,以移除部分之该导 电层,其中该导电层发生盘凹现象; (c)在该导电层上沉积一层实质上与该导电层相同 之物质;及 (d)进行第二CMP制程以露出该图案化之介电层。 10.如申请专利范围第9项所述之消除CMP制程后盘凹 现象之方法,其中该导电层包含铜或铜合金。 11.如申请专利范围第9项所述之消除CMP制程后盘凹 现象之方法,其中该图案化之介电层包含二氧化矽 、氮化矽、磷矽玻璃、硼磷矽玻璃、或氟矽玻璃 。 12.如申请专利范围第9项所述之消除CMP制程后盘凹 现象之方法,其中该阻障层包含Ta、Ti、TaN、TiN或WN 。 13.如申请专利范围第10项所述之消除CMP制程后盘 凹现象之方法,其中使用电镀、CVD或PVD进行铜或铜 合金之沉积。 14.如申请专利范围第9项所述之消除CMP制程后盘凹 现象之方法,其中步骤(c)中所沉积之该导电层具有 较该阻障层为高之上表面。 15.一种CMP制程重工之方法,包括下列步骤: (a)提供一经CMP制程机台在CMP设定终点被侦测显示 异常状况之半导体基材,该半导体基材具有一图案 化之介电层、一在该图案化之介电层上之阻障层 及一在该阻障层上之导电层,该导电层已经过部分 研磨; (b)在该导电层上沉积一层实质上与该导电层相同 之物质;及 (c)进行一CMP制程以露出该图案化之介电层。 16.如申请专利范围第15项所述之CMP制程重工之方 法,其中该导电层包含铜或铜合金。 17.如申请专利范围第15项所述之CMP制程重工之方 法,其中该图案化之介电层包含二氧化矽、氮化矽 、磷矽玻璃、硼磷矽玻璃、或氟矽玻璃。 18.如申请专利范围第15项所述之CMP制程重工之方 法,其中该阻障层包含Ta、Ti、TaN、TiN或WN。 19.如申请专利范围第16项所述之CMP制程重工之方 法,其中使用电镀、CVD或PVD进行铜或铜合金之沉积 。 20.如申请专利范围第15项所述之CMP制程重工之方 法,其中步骤(b)中所沉积之该导电层具有较该阻障 层为高之上表面。 图式简单说明: 第1图显示依据先前技术在CMP制程中产生之盘凹。 第2a图为依据先前技术在习用之CMP制程期间高度 差与时间关系之示意图。 第2b图显示对应之基材在平坦化阶段开始时之截 面示意图。 第2c图显示对应之基材在接近过渡阶段开始时之 截面示意图。 第2d图显示对应之基材在研磨终点时之截面示意 图。 第3a至3d图显示依据本发明之实施例之减少CMP制程 中图案效应之方法。 第4a至4d图显示依据本发明之消除CMP制程后盘凹现 象之方法。 第5a至5c图显示依据本发明之CMP制程重工之方法。 第6a图显示依据本发明之实施例在CMP制程期间高 度差与时间关系之示意图。 第6b图显示对应之基材在如第6a图所示之平坦化阶 段开始时之截面示意图。 第6c图显示对应之基材在如第6a图所示之过渡阶段 开始时之截面示意图。 第6d图显示对应之基材在铜再沉积后之截面示意 图。 第6e图显示对应之基材在如第6a图所示之研磨终点 时之截面示意图。 |
