| 主权项 |
1.一种具有临界电压且包含电荷陷入结构的记忆胞的操作方法,该操作方法包括:藉由一第1偏压安排以降低该记忆胞的一临界电压,藉由一第2偏压安排,以提升该记忆胞的该临界电压;以及在经过了一个发生了或可能发生多数次该临界电压的提升降低周期的一时间区间后,施用一第3偏压安排平衡该电荷陷入结构的一电荷分布。2.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该记忆胞包含一闸极,在一基底区的一源极与一汲极区,以及该源极与该汲极区之间的该基底上的一通道,在该闸极与该通道之间包括一顶层介电层,一电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括施加从记忆胞的闸极到通道区的基底的电压値,为每奈米结合有效氧化物厚度约0.7伏或以上的一负电压。3.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该记忆胞包含一闸极,在一基底区的一源极与一汲极区,以及该源极与该汲极区之间的该基底上的一通道,在该闸极与该通道之间包括一顶层介电层,一电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括对该记忆胞的该闸极施加电压値为每奈米结合有效氧化物厚度约0.7伏或以上的一负电压,同时对该通道区的该基底施加接近地电位的电压,对该源极与该汲极施加接近地电位的电压。4.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的该基底上的一通道,在该闸极与该通道之间包括一顶层介电层,一电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度约为或小于3奈米,该第3偏压安排包括施加从该记忆胞的闸极到通道区的基底的电压値,为每奈米结合有效氧化物厚度约0.3伏或以上的一负电压。5.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该记忆胞包含一闸极,在一基底区的一源极与一汲极区,以及该源极与该汲极区之间的该基底上的一通道,在该闸极与该通道之间包括一顶层介电层,一电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度约为或小于3奈米,该第3偏压安排包括对该记忆胞的该闸极施加电压値为每奈米结合有效氧化物厚度约0.3伏或以上的一负电压,同时对该通道区的胎基底施加接近地电位的电压,对该源极与该汲极施加接近地电位的电压。6.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该记忆胞包含一闸极,在一基底区的一源极与一汲极区,以及该源极与该汲极区之间的该基底上的一通道,在该闸极与该通道之间包括一顶层介电层,一电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该第3偏压安排包括施加从该记忆胞的该闸极到该通道区的该基底的电压値,为每奈米结合有效氧化物厚度1.0伏误差约10%的一负电压。7.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该时间区间由一计时器决定。8.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该时间区间藉由对该临界电压的提升与降低周期次数计数决定。9.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该时间区间在随机次数的该临界电压提升降低周期后结束。10.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该时间区间在记忆胞不能降低该临界电压时结束。11.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该时间区间包括向包括记忆胞的机器供电之间的时间。12.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中改变该电荷分布包括从电荷陷入结构移除多余的电子。13.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中改变该电荷分布包括给电荷陷入结构增加电荷。14.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中多个该临界电压提升降低周期使得该电荷陷入结构中产生干预藉由该第1偏压安排与该第2偏压安排中的至少一个所能实现的一最小临界电压的电荷分布,干预的结果是使得所能实现的最小临界电压超过该记忆胞的一抹除确认电压,改变电荷分布的结果是使得所能实现的一最小临界电压低于该记忆胞的该抹除确认电压。15.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中还包括:在任何该临界电压的提升与降低之前,根据该第3偏压安排对该记忆胞施加一脉冲。16.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该第3偏压安排引起从电荷陷入结构到记忆胞基底的电子电场辅助穿隧与来自记忆胞闸极的电子电场辅助穿隧。17.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该第1偏压安排引起热电洞注入,该第2偏压安排引起热电子注入,该第3偏压安排将记忆胞的闸极置于导致电荷平衡状态的负电压。18.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该第1偏压安排引起热电洞注入,该第2偏压安排引起来自基底的电子电场辅助穿隧,该第3偏压安排将记忆胞的闸极置于导致电荷陷入层中电荷量的平衡状态的负电压。19.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该第1偏压安排引起电洞电场辅助穿隧,该第2偏压安排引起来自基底的电子电场辅助穿隧,该第3偏压安排将记忆胞的闸极置于导致电荷陷入层中电荷量的平衡状态的负电压。20.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中在一长度足以实质上建立电荷陷入层中电荷量的平衡状态的时间区间内施加该第3偏压安排。21.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中在长于约100毫秒的该时间区间内施加该第3偏压安排。22.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中在长于约500毫秒的时间区间内施加该第3偏压安排。23.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中在长于约1秒的时间区间内施加该第3偏压安排。24.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该第1偏压安排引起靠近通道一面的一第1区域的热电洞注入,该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的热电子注入,该第3偏压安排引起在该通道中延伸并与该第1与该第2区域重叠的一第3区域的电场辅助穿隧。25.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入,该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的电子电场辅助穿隧,该第3偏压安排引起在该通道中延伸并与该第1区域重叠的一第3区域的电场辅助穿隧。26.如申请专利范围第1项所述之具有临界电压且包含电荷陷入结构的记忆胞的操作方法,其中该第1偏压安排引起穿越该通道的电洞电场辅助穿隧,该第2偏压安排引起穿越该通道的电子电场辅助穿隧,该第3偏压安排引起穿越该通道的电场辅助穿隧。27.一种积体电路元件,包含:一半导体基底;一基底上的多个记忆胞,该些记忆胞中的每一该些记忆胞都有一临界电压并具有一电荷陷入结构;以及耦接于该些记忆胞的一控制电路,包括藉由一第1偏压安排降低该临界电压的一逻辑电路,藉由一第2偏压安排提升该临界电压的一逻辑电路,以及至少在经过了一个发生或可能发生多个临界电压提升降低周期的一时间区间之后,藉由一第3偏压安排改变该电荷陷入结构中一电荷分布的一逻辑电路。28.如申请专利范围第27项所述之积体电路元件,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的该基底上的一通道,在该闸极与该通道之间包括一顶层介电层,一电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括从该记忆胞的该闸极到该通道区的该基底的电压値,为每奈米结合有效氧化物厚度约0.7伏或以上的一负电压。29.如申请专利范围第27项所述之积体电路元件,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的该基底上的一通道,在该闸极与该通道之间包括一顶层介电层,一电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括该记忆胞的该闸极上的电压値为每奈米结合有效氧化物厚度约0.7伏或以上的一负电压,同时对该通道区的该基底施加接近地电位的电压,对该源极与该汲极施加接近地电位的电压。30.如申请专利范围第27项所述之积体电路元件,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的该基底上的一通道,在该闸极与该通道之间包括一顶层介电层,一电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度约为或小于3奈米,该第3偏压安排包括从该记忆胞的该闸极到该通道区的该基底的电压値,为每奈米结合有效氧化物厚度约0.3伏或以上的一负电压。31.如申请专利范围第27项所述之积体电路元件,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的该基底上的一通道,在该闸极与该通道之间包括一顶层介电层,一电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度约为或小于3奈米,该第3偏压安排包括在该记忆胞的该闸极上的电压値为每奈米结合有效氧化物厚度约0.3伏或以上的一负电压,同时对该通道区的该基底施加接近地电位的电压,对该源极与该汲极施加接近地电位的电压。32.如申请专利范围第27项所述之积体电路元件,其中该该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的该基底上的一通道,在该闸极与该通道之间包括一顶层介电层,一电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该第3偏压安排包括从该记忆胞的该闸极到该通道区的该基底的电压値,为每奈米结合有效氧化物厚度约1.0伏误差约10%的一负电压。33.如申请专利范围第27项所述之积体电路元件,其中更包括一计时器,以及用该计时器判断时间区间的一逻辑电路。34.如申请专利范围第27项所述之积体电路元件,其中更包括一程式化与抹除周期计数器,以及判断藉由对该临界电压的提升与降低周期计数以决定一时间区间的一逻辑电路。35.如申请专利范围第27项所述之积体电路元件,其中更包括一时间区间在随机次数的临界电压提升降低周期后结束。36.如申请专利范围第27项所述之积体电路元件,其中更包括在该记忆胞不能降低该临界电压时结束的一时间区间之后施用该第3偏压安排的逻辑电路。37.如申请专利范围第27项所述之积体电路元件,其中更包括在根据该记忆胞供电情况结束的一时间区间之后施用该第3偏压安排的逻辑电路。38.如申请专利范围第27项所述之积体电路元件,其中更包括在任何该临界电压的提升与降低周期之前施用该第3偏压安排的逻辑电路。39.如申请专利范围第27项所述之积体电路元件,其中该第3偏压安排引起从该电荷陷入结构到该记忆胞的该基底的电子电场辅助穿隧与来自记该忆胞的该闸极的电子电场辅助穿隧。40.如申请专利范围第27项所述之积体电路元件,其中该第3偏压安排引起来自该记忆胞的该闸极的电子电场辅助穿隧。41.如申请专利范围第27项所述之积体电路元件,其中该第1偏压安排引起热电洞注入,该第2偏压安排引起热电子注入,该第3偏压安排将该记忆胞的该闸极置于导致该电荷陷入层的电荷量平衡状态的一负电压。42.如申请专利范围第27项所述之积体电路元件,其中是第1偏压安排引起热电洞注入,第2偏压安排引起来自基底的电子电场辅助穿隧,第3偏压安排将记忆胞的闸极置于导致电荷陷入层中电荷量的平街状态的负电压。43.如申请专利范围第27项所述之积体电路元件,其中该第1偏压安排引起电洞电场辅助穿隧,该第2偏压安排引起来自该基底的电子电场辅助穿隧,该第3偏压安排将该记忆胞的该闸极置于导致电荷陷入层中电荷量的平衡状态的一负电压。44.如申请专利范围第27项所述之积体电路元件,其中该逻辑电路在长度足以实质上建立电荷陷入层中电荷量的平衡状态的一时间区间内施用该第3偏压安排。45.如申请专利范围第27项所述之积体电路元件,其中该逻辑电路在长于约100毫秒的时间区间内施用第3偏压安排。46.如申请专利范围第27项所述之积体电路元件,其中该逻辑电路在长于约500毫秒的时间区间内施用该第3偏压安排。47.如申请专利范围第27项所述之积体电路元件,其中该逻辑电路在长于约1秒的时间区间内施用该第3偏压安排。48.如申请专利范围第27项所述之积体电路元件,其中该第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入,该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的热电子注入,该第3偏压安排引起在该通道中延伸并与该第1与该第2区域重叠的一第3区域的电场辅助穿隧。49.如申请专利范围第27项所述之积体电路元件,其中该第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入,该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的电子电场辅助穿隧,该第3偏压安排引起在该通道中延伸并与该第1区域重叠的一第3区域的电场辅助穿隧。50.如申请专利范围第27项所述之积体电路元件,其中该第1偏压安排引起穿越该通道的电洞电场辅助穿隧,该第2偏压安排引起穿越该通道的电子电场辅助穿隧,该第3偏压安排引起穿越该通道的电场辅助穿隧。51.一种为进行操作而准备记忆胞的临界电压的方法,该记忆胞包括一电荷陷入结构,该方法包括:在任何藉由一第1偏压安排降低该记忆胞的一临界电压以及任何藉由一第2偏压安排提升该记忆胞的该临界电压之前,藉由该记忆胞的一第3偏压安排向该电荷陷入结构增加电荷。52.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的一基底上的一通道,在该闸极与该通道之间包括一顶层介电层,该电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括施用从该记忆胞的该闸极到该通道区的该基底的电压値,为每奈米结合有效氧化物厚度约0.7伏或以上的一负电压。53.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的一基底上的一通道,在该闸极与该通道之间包括一顶层介电层,该电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括对该记忆胞的该闸极施加电压値为每奈米结合有效氧化物厚度约0.7伏或以上的一负电压,同时对该通道区的该基底施加接近地电位的电压,对该源极与该汲极施加接近地电位的电压。54.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的一基底上的一通道,在该闸极与该通道之间包括一顶层介电层,该电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括施用从该记忆胞的该闸极到该通道区的该基底的电压値,为每奈米结合有效氧化物厚度约0.3伏或以上的负电压。55.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的一基底上的一通道,在该闸极与该通道之间包括一顶层介电层,该电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括对该记忆胞的该闸极施加电压値为每奈米结合有效氧化物厚度约0.3伏或以上的一负电压,同时对该通道区的该基底施加接近地电位的电压,对该源极与该汲极施加接近地电位的电压。56.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的一基底上的一通道,在该闸极与该通道之间包括一顶层介电层,该电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该第3偏压安排包括施用从该记忆胞的该闸极到该通道区的该基底的电压値,为每奈米结合有效氧化物厚度1.0伏误差误差约10%的一负电压。57.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中该第3偏压安排引起从该电荷陷入结构到该记忆胞的该基底的电子电场辅助穿隧与来自该记忆胞的该闸极的电子电场辅助穿隧。58.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中该第1偏压安排引起热电洞注入,该第2偏压安排引起热电子注入,该第3偏压安排将该记忆胞的该闸极置于导致电荷平衡状态的一负电压。59.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中该第1偏压安排引起热电洞注入,该第2偏压安排引起来自该基底的电子电场辅助穿隧,该第3偏压安排将该记忆胞的该闸极置于导致电荷陷入层中电荷量的平衡状态的一负电压。60.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中该第1偏压安排引起电洞电场辅助穿隧,该第2偏压安排引起来自该基底的电子电场辅助穿隧,该第3偏压安排将该记忆胞的该闸极置于导致电荷陷入层中电荷量的平衡状态的一负电压。61.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中更包括在其长度足以实质上建立在该电荷陷入层中电荷量的平衡状态的一时间区间内施用该第3偏压安排。62.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中更包括在长于约100毫秒的一时间区间内施用该第3偏压安排。63.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中更包括在长于约500毫秒的一时间区间内施用该第3偏压安排。64.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中更包括在长于约1秒的一时间区间内施用该第3偏压安排。65.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中该第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入,该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的热电子注入,该第3偏压安排引起在该通道中延伸并与该第1与该第2区域重叠的一第3区域的电场辅助穿隧。66.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中该第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入,该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的电子电场辅助穿隧,该第3偏压安排引起在该通道中延伸并与该第1区域重叠的一第3区域的电场辅助穿隧。67.如申请专利范围第51项所述之为进行操作而准备记忆胞的临界电压的方法,其中该第1偏压安排引起穿越该通道的电洞电场辅助穿隧,该第2偏压安排引起穿越该通道的电子电场辅助穿隧,该第3偏压安排引起穿越该通道的电场辅助穿隧。68.一种积体电路元件,包含:一半导体基底;该基底上的多个记忆胞,该些记忆胞中的每一个该记忆胞都有一临界电压并具有一电荷陷入结构;以及耦接于该记忆胞的一控制电路,包括藉由一第1偏压安排降低临界电压的一逻辑电路,藉由一第2偏压安排提升临界电压的一逻辑电路,以及至少在任何该临界电压提升降低周期之前藉由一第3偏压安排向该电荷陷入结构增加电荷的一逻辑电路。69.如申请专利范围第68项所述之积体电路元件,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的一基底上的一通道,在该闸极与该通道之间包括一顶层介电层,该电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括从该记忆胞的该闸极到该通道区的该基底的电压値,为每奈米结合有效氧化物厚度约0.7伏或以上的一负电压。70.如申请专利范围第68项所述之积体电路元件,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的一基底上的一通道,在该闸极与该通道之间包括一顶层介电层,该电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括该记忆胞的该闸极上的电压値为每奈米结合有效氧化物厚度约0.7伏或以上的一负电压,同时对该通道区的该基底施加接近地电位的电压,对该源极与该汲极施加接近地电位的电压。71.如申请专利范围第68项所述之积体电路元件,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的一基底上的一通道,在该闸极与该通道之间包括一顶层介电层,该电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括从该记忆胞的该闸极到该通道区的该基底的电压値,为每奈米结合有效氧化物厚度约0.3伏或以上的一负电压。72.如申请专利范围第68项所述之积体电路元件,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的一基底上的一通道,在该闸极与该通道之间包括一顶层介电层,该电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括该记忆胞的该闸极上的电压値为每奈米结合有效氧化物厚度约0.3伏或以上的一负电压,同时对该通道区的该基底施加接近地电位的电压,对该源极与该汲极施加接近地电位的电压。73.如申请专利范围第68项所述之积体电路元件,其中该记忆胞包含一闸极,一基底区的一源极与一汲极区,以及该源极与该汲极区之间的一基底上的一通道,在该闸极与该通道之间包括一顶层介电层,该电荷陷入结构以及一底层介电层,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括从该记忆胞的该闸极到该通道区的该基底的电压値,为每奈米结合有效氧化物厚度1.0伏误差误差约10%的一负电压。74.如申请专利范围第68项所述之积体电路元件,其中该第3偏压安排引起从该电荷陷入结构到该记忆胞的该基底的电子电场辅助穿隧与来自该记忆胞的该闸极的电子电场辅助穿隧。75.如申请专利范围第68项所述之积体电路元件,其中该第1偏压安排引起热电洞注入,该第2偏压安排引起热电子注入,该第3偏压安排引起从该电荷陷入结构到该记忆胞的该基底的电子电场辅助穿隧与来自该记忆胞的该闸极的电子电场辅助穿隧。76.如申请专利范围第68项所述之积体电路元件,其中该第1偏压安排引起热电洞注入,该第2偏压安排引起电子电场辅助穿隧,该第3偏压安排引起从该电荷陷入结构到该记忆胞的该基底的电子电场辅助穿隧与来自该记忆胞的该闸极的电子电场辅助穿隧。77.如申请专利范围第27项所述之积体电路元件,其中该第1偏压安排引起电洞电场辅助穿隧,该第2偏压安排引起来电子电场辅助穿隧,该第3偏压安排引起从该电荷陷入结构到该记忆胞的该基底的电子电场辅助穿隧与来自该记忆胞的该闸极的电子电场辅助穿隧。78.如申请专利范围第68项所述之积体电路元件,其中该逻辑电路在长度足以实质上建立在该电荷陷入层中电荷量的平衡状态的一时间区间内施用该第3偏压安排。79.如申请专利范围第68项所述之积体电路元件,其中该逻辑电路在长于约100毫秒的一时间区间内施用该第3偏压安排。80.如申请专利范围第68项所述之积体电路元件,其中该逻辑电路在长于约500毫秒的一时间区间内施用该第3偏压安排。81.如申请专利范围第68项所述之积体电路元件,其中该逻辑电路在长于约1秒的一时间区间内施用该第3偏压安排。82.如申请专利范围第68项所述之积体电路元件,其中该第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入,该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的热电子注入,该第3偏压安排引起在该通道中延伸并与该第1与该第2区域重叠的一第3区域的电场辅助穿隧。83.如申请专利范围第68项所述之积体电路元件,其中该第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入,该第2偏压安排引起穿越与该第1区域有重叠的该通道的电子电场辅助穿隧,该第3偏压安排引起在该通道中延伸并与该第1区域重叠的一第3区域的电场辅助穿隧。84.如申请专利范围第68项所述之积体电路元件,其中该第1偏压安排引起穿越该通道的电洞电场辅助穿隧,该第2偏压安排引起穿越该通道的电子电场辅助穿隧,该第3偏压安排引起穿越该通道的电场辅助穿隧。85.一种积体电路元件,包含:一半导体基底;该基底上的多个记忆胞,该些记忆胞中的每个该记忆胞都有一临界电压并具有一电荷陷入结构,与一闸极,一基底上的一源极与一汲极区,以及在该闸极与该通道之间包括一顶层介电层,一电荷陷入结构以及一底层介电层;耦接于该些记忆胞的一控制电路,包括藉由一第1偏压安排降低临界电压的一逻辑电路,藉由一第2偏压安排提升临界电压的一逻辑电路,以及施用一第3偏压安排的一逻辑电路,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度超过3奈米,该第3偏压安排包括施用从该记忆胞的该闸极到该通道区的该基底的电压値,为每奈米结合有效氧化物厚度约0.7伏或以上的一负电压。86.一种积体电路元件,包含:一半导体基底;该基底上的多个记忆胞,该些记忆胞中的每个该记忆胞都有一临界电压并具有一电荷陷入结构,与一闸极,一基底上的一源极与一汲极区,以及在该闸极与该通道之间包括一顶层介电层,一电荷陷入结构以及一底层介电层;耦接于该些记忆胞的一控制电路,包括藉由一第1偏压安排降低临界电压的一逻辑电路,藉由一第2偏压安排提升临界电压的一逻辑电路,以及施用一第3偏压安排的一逻辑电路,其中该顶层介电层,该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度,该底层介电层的有效氧化物厚度约为或小于3奈米,该第3偏压安排包括对该记忆胞的该闸极施加电压値为每奈米结合有效氧化物厚度约0.3伏或以上的一负电压。图式简单说明:图1A绘示是在任何程式化与抹除周期前的电荷陷入记忆胞的简化示意图。图1B绘示是在任何程式化与抹除周期前增加了平衡的电荷分布的图1A的电荷陷入记忆胞的简化示意图。图2A绘示是经过了多个程式化与抹除周期后的电荷陷入记忆胞的简化示意图。图2B绘示是平衡了电荷分布后的、图2A的电荷陷入记忆胞的简化示意图。图3A绘示是平衡了电荷分布后的电荷陷入记忆胞的简化示意图。图3B绘示是正在进行通道热电子注入的图3A的电荷陷入记忆胞的简化示意图。图3C绘示是正在进行价带对导电带穿隧热电洞注入的图3B的电荷陷入记忆胞的简化示意图。图3D绘示是正在进行电荷分布平衡的图3C的电荷陷入记忆胞的简化示意图。图4绘示表示改变经过多数次程式化与抹除周期后的电荷陷入记忆胞的电荷分布的代表性操作过程。图5绘示表示向任何程式化与抹除周期前的电荷陷入记忆胞增加电荷,以及改变经过多数次程式化与抹除周期后的电荷陷入记忆胞的电荷分布的代表性操作过程。图6绘示是临界电压与程式化与抹除周期关系的图表,对改变电荷分布前后的记忆胞的临界电压进行比较。图7绘示是临界电压与程式化与抹除周期关系的图表,表示改变电荷分布后记忆胞的临界电压的一致性。图8绘示是临界电压与抹除操作次数关系的图表,对进行与未进行改变电荷分布的降低临界电压的抹除操作的效果进行比较。图9绘示是三角临界电压与保持时间关系的图表,对没有进行过任何程式化与抹除周期的程式化记忆胞与进行过许多次程式化与抹除周期的记忆胞进行比较。图10绘示是三角临界电压与保持时间关系的图表,对在任何程式化与抹除周期前增加了电荷,但是此后进行了不同次数程式化与抹除周期的记忆胞进行比较。图11绘示表示向任何程式化与抹除周期前的电荷陷入记忆胞增加电荷,以及改变经过了可能发生程式化与抹除周期的时间区间后的电荷陷入记忆胞的电荷分布的代表性操作过程。图12绘示是根据本发明的一个实施例的积体电路的简化示意图。图13绘示是包括平衡脉冲的抹除过程的流程图。图14绘示是另一种包括平衡脉冲的抹除过程的流程图。图15绘示是临界电压与时间关系的图表,对各闸极电压的不同饱和率进行比较。图16与图17绘示是临界电压与时间关系的图表,表示记忆胞回应改变电荷陷入结构的电荷分布的偏压的收敛行为。图18绘示是临界电压与时间关系的图表,表示不同通道长度的记忆胞的收敛行为。图19绘示是定期改变电荷分布的多位元记忆胞临界电压与程式化与抹除周期次数关系的图表。图20绘示是没有定期改变电荷分布的多位元记忆胞临界电压与程式化与抹除周期次数关系的图表。图21绘示是三角临界电压与保持时间关系的图表,对定期改变电荷分布与没有定期改变电荷分布的记忆胞进行对照。图22绘示是具有同时降低记忆胞的临界电压与改变电荷获层电荷分布的混合偏压的电荷陷入记忆胞的简化示意图。图23绘示是临界电压与时间关系的图表,对有不同混合偏压的记忆胞进行比较。图24与25绘示表示藉由在降低记忆胞的临界电压前后改变电荷陷入层的电荷分布对记忆胞进行操作的代表性操作过程。图26绘示表示藉由施用在降低记忆胞的临界电压的同时改变电荷陷入层的电荷分布的混合偏压对记忆胞进行操作的代表性操作过程。图27绘示是有根据所述本发明技术的实施例的补充周期的程式化操作的流程图。图28绘示是一个有补充周期的程式化操作的实施例的电荷平衡脉冲的临界电压与抹除时间关系的图表。图29绘示是用于图28的资料的程式化操作的实施例的临界电压与补充周期的关系的图表。图30绘示是一个有补充周期的程式化操作的实施例的电荷平衡脉冲的临界电压与抹除时间关系的图表。图31绘示是用于图30的资料的程式化操作的实施例的临界电压与补充周期的关系的图表。图32绘示是表示程式化使用补充操作的元件与程式化不使用补充操作的元件的资料保持特性的图表。图33绘示是电荷陷入记忆胞的简化能级图,对本说明书中所用的概念进行说明。 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