| 发明名称 | 半导体器件的制造方法和半导体器件 | ||
| 摘要 | 一种半导体器件的制造方法，在被加工膜(3)上的硬掩模材料膜(4)上按曝光分辨极限尺寸形成抗蚀剂图案(5)，将抗蚀剂图案(5)作为掩模加工材料膜(4)，形成硬掩模图案(6)，形成具有露出掩模图案(6)的选择区域(6a)的开口(7a)，并覆盖非选择区域(6b)的抗蚀剂图案(7)。仅选择蚀刻加工并细化开口(7a)内露出的掩模图案部(6a)，使用掩模图案(6)蚀刻加工被加工膜(3)，形成具有曝光分辨极限尺寸宽度宽的图案部(8b)和分辨极限以下的细小的图案部(8a)的被加工膜图案(8)。 | ||
| 申请公布号 | CN1278382C | 申请公布日期 | 2006.10.04 |
| 申请号 | CN02119812.8 | 申请日期 | 2002.03.29 |
| 申请人 | 株式会社东芝 | 发明人 | 桥本耕治;井上壮一;高畑和宏;吉川圭 |
| 分类号 | H01L21/027(2006.01);H01L21/70(2006.01);G03F7/00(2006.01) | 主分类号 | H01L21/027(2006.01) |
| 代理机构 | 中国国际贸易促进委员会专利商标事务所 | 代理人 | 王以平 |
| 主权项 | 1.一种半导体器件的制造方法，其特征在于具有：在被加工膜上层叠掩模材料膜，通过第一曝光工序在该掩模材料膜上形成第一抗蚀剂图案的工序；以上述第一抗蚀剂图案作为掩模加工上述掩模材料膜形成掩模图案的工序；剥离上述第一抗蚀剂图案的工序；在包含上述掩模图案的上述被加工膜上，通过第二曝光工序形成具有用于露出上述掩模图案的选择区域的开口并且覆盖非选择区域的第二抗蚀剂图案的工序；细化上述第二抗蚀剂图案的开口内露出的上述掩模图案部分的工序；剥离上述第二抗蚀剂图案的工序；以及以上述掩模图案为掩模蚀刻加工上述被加工膜，形成具有宽的尺寸宽度的图案部和细小的尺寸宽度的图案部的被加工膜图案的工序。 | ||
| 地址 | 日本东京都 | ||