| 主权项 |
1.一种正反器,该正反器包括: 一第一PMOS电晶体,其一源极系连接至一电源供应 电压,且其一闸极系连接至一输入资料; 一第二NMOS电晶体,其一汲极系连接至该第一PMOS电 晶体的一汲极,且其一闸极系连接至该输入资料; 一第三NMOS电晶体,其一汲极系连接至该第二NMOS电 晶体的一源极,其一闸极系连接至一时脉脉冲讯号 ,且其一源极系连接至一接地电压; 一第一闩锁器,用来闩锁位于该第一PMOS电晶体及 该第二NMOS电晶体之间的一第一节点的一逻辑位准 ,以及闩锁位于该第二及该第三NMOS电晶体之间的 一第二节点的一逻辑位准; 一第四PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第五NMOS电晶体,其一汲极系连接至该第四PMOS电 晶体的一汲极,且其一闸极系连接至该第一节点; 一第六NMOS电晶体,其一汲极系连接至该第五NMOS电 晶体的一源极,其一闸极系连接至该时脉脉冲讯号 ,且其一源极系连接至该接地电压;以及 一第二闩锁器,用来闩锁位于该第四PMOS电晶体及 该第五NMOS电晶体之间的一第三节点的一逻辑位准 。 2.如申请专利范围第1项所述之正反器,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;以及 该时脉脉冲产生电路包括: 第一、第二、及第三正反器,其系接收一时脉讯号 ,且系互相串联; 一NAND闸,其系接收该时脉讯号与该第三反相器的 一输出;以及 一第四反相器,其系接收该NAND闸的一输出,并且产 生该时脉脉冲讯号。 3.如申请专利范围第1项所述之正反器,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;以及 该时脉脉冲产生电路包括: 一NAND闸,用来接收该时脉讯号与施加至一第四节 点的一讯号; 一第一反相器,用来接收该NAND闸的一输出,并且输 出该时脉脉冲讯号; 一第七PMOS电晶体,其一源极系连接至该电源供应 电压,其一闸极系连接至该时脉讯号,且其一汲极 系连接至该第四节点; 一第八NMOS电晶体,其一汲极系连接至该第四节点; 其一闸极系连接至该时脉脉冲讯号,且其一源极系 连接至该接地电压; 一第二反相器,其系连接至该第四节点; 一第九NMOS电晶体,其一汲极系连接至该第四节点, 且其一闸极系连接至该时脉讯号;以及 一第十NMOS电晶体,其一汲极系连接至该第九NMOS电 晶体的一源极,其一闸极系连接至该第二反相器的 一输出,且其一源极系连接至该接地电压。 4.如申请专利范围第1项所述之正反器,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;以及 该时脉脉冲产生电路包括: 第一、第二、及第三正反器,其系接收一时脉讯号 ,且系互相串联; 一NAND闸,其系接收该时脉讯号、一致能讯号、以 及该第三反相器的一输出;以及 一第四反相器,其系接收该NAND闸的一输出,并且产 生该时脉脉冲讯号。 5.如申请专利范围第1项所述之正反器,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;以及 该时脉脉冲产生电路包括: 一NAND闸,用来接收该时脉讯号、一致能讯号、以 及施加至一第四节点的一讯号; 一第一反相器,用来接收该NAND闸的一输出,并且输 出该时脉脉冲讯号; 一第七PMOS电晶体,其一源极系连接至该电源供应 电压,其一闸极系连接至该时脉讯号,且其一汲极 系连接至该第四节点; 一第八NMOS电晶体,其一汲极系连接至该第四节点; 其一闸极系连接至该时脉脉冲讯号,且其一源极系 连接至该接地电压; 一第二反相器,其系连接至该第四节点; 一第九NMOS电晶体,其一汲极系连接至该第四节点, 且其一闸极系连接至该时脉讯号;以及 一第十NMOS电晶体,其一汲极系连接至该第九NMOS电 晶体的一源极,其一闸极系连接至该第二反相器的 一输出,且其一源极系连接至该接地电压。 6.如申请专利范围第1项所述之正反器,其中该第一 闩锁器包括: 一第七PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第三节点; 一第八PMOS电晶体,其一源极系连接至该第七PMOS电 晶体的一汲极,其一闸极系连接至该时脉脉冲讯号 ,且其一汲极系连接至该第一节点;以及 一第九NMOS电晶体,其一汲极系连接至该第二节点, 其一闸极系连接至该第三节点,且其一源极系连接 至该接地电压。 7.如申请专利范围第1项所述之正反器,其中该第二 闩锁器包括: 一反相器,其系连接至该第三节点; 一第十PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该反相器的一输出; 一第十一PMOS电晶体,其一源极系连接至该第十PMOS 电晶体的一汲极,其一闸极系连接至该第三节点, 且其一汲极系连接至该第三节点; 一第十二NMOS电晶体,其一汲极系连接至该第三节 点,且其一闸极系连接至该第一节点;以及 一第十三NMOS电晶体,其一汲极系连接至该第十二 NMOS电晶体的一源极,其一闸极系连接至该反相器 的一输出,且其一源极系连接至该接地电压。 8.一种正反器,该正反器包括: 一第一PMOS电晶体,其一源极系连接至一电源供应 电压,且其一闸极系连接至一输入资料; 一第二NMOS电晶体,其一汲极系连接至该第一PMOS电 晶体的一汲极,且其一闸极系连接至该输入资料; 一第三NMOS电晶体,其一汲极系连接至该第二NMOS电 晶体的一源极,其一闸极系连接至一时脉脉冲讯号 ,且其一源极系连接至一接地电压; 一第一闩锁器,用来闩锁位于该第一PMOS电晶体及 该第二NMOS电晶体之间的一第一节点的一逻辑位准 ,以及闩锁位于该第二及该第三NMOS电晶体之间的 一第二节点的一逻辑位准; 一第四PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第五NMOS电晶体,其一汲极系连接至该第四PMOS电 晶体的一汲极,且其一闸极系连接至该时脉脉冲讯 号; 一第六NMOS电晶体,其一汲极系连接至该第五NMOS电 晶体的一源极,其一闸极系连接至该第一节点,且 其一源极系连接至该接地电压;以及 一第二闩锁器,用来闩锁位于该第四PMOS电晶体及 该第五NMOS电晶体之间的一第三节点的一逻辑位准 。 9.如申请专利范围第8项所述之正反器,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;以及 该时脉脉冲产生电路包括: 第一、第二、及第三正反器,其系接收一时脉讯号 ,且系互相串联; 一NAND闸,其系接收该时脉讯号与该第三反相器的 一输出;以及 一第四反相器,其系接收该NAND闸的一输出,并且产 生该时脉脉冲讯号。 10.如申请专利范围第8项所述之正反器,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;以及 该时脉脉冲产生电路包括: 一NAND闸,用来接收该时脉讯号与施加至一第四节 点的一讯号; 一第一反相器,用来接收该NAND闸的一输出,并且输 出该时脉脉冲讯号; 一第七PMOS电晶体,其一源极系连接至该电源供应 电压,其一闸极系连接至该时脉讯号,且其一汲极 系连接至该第四节点; 一第八NMOS电晶体,其一汲极系连接至该第四节点; 其一闸极系连接至该时脉脉冲讯号,且其一源极系 连接至该接地电压; 一第二反相器,其系连接至该第四节点; 一第九NMOS电晶体,其一汲极系连接至该第四节点, 且其一闸极系连接至该时脉讯号;以及 一第十NMOS电晶体,其一汲极系连接至该第九NMOS电 晶体的一源极,其一闸极系连接至该第二反相器的 一输出,且其一源极系连接至该接地电压。 11.如申请专利范围第8项所述之正反器,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;以及 该时脉脉冲产生电路包括: 第一、第二、及第三正反器,其系接收一时脉讯号 ,且系互相串联; 一NAND闸,其系接收该时脉讯号、一致能讯号、以 及该第三反相器的一输出;以及 一第四反相器,其系接收该NAND闸的一输出,并且产 生该时脉脉冲讯号。 12.如申请专利范围第8项所述之正反器,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;以及 该时脉脉冲产生电路包括: 一NAND闸,用来接收该时脉讯号、一致能讯号、以 及施加至一第四节点的一讯号; 一第一反相器,用来接收该NAND闸的一输出,并且输 出该时脉脉冲讯号; 一第七PMOS电晶体,其一源极系连接至该电源供应 电压,其一闸极系连接至该时脉讯号,且其一汲极 系连接至该第四节点; 一第八NMOS电晶体,其一汲极系连接至该第四节点; 其一闸极系连接至该时脉脉冲讯号,且其一源极系 连接至该接地电压; 一第二反相器,其系连接至该第四节点; 一第九NMOS电晶体,其一汲极系连接至该第四节点, 且其一闸极系连接至该时脉讯号;以及 一第十NMOS电晶体,其一汲极系连接至该第九NMOS电 晶体的一源极,其一闸极系连接至该第二反相器的 一输出,且其一源极系连接至该接地电压。 13.如申请专利范围第8项所述之正反器,其中该第 一闩锁器包括: 一第七PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第三节点; 一第八PMOS电晶体,其一源极系连接至该第七PMOS电 晶体的一汲极,其一闸极系连接至该时脉脉冲讯号 ,且其一汲极系连接至该第一节点;以及 一第九NMOS电晶体,其一汲极系连接至该第二节点, 其一闸极系连接至该第三节点,且其一源极系连接 至该接地电压。 14.如申请专利范围第8项所述之正反器,其中该第 二闩锁器包括: 一反相器,其系连接至该第三节点; 一第十PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该反相器的一输出; 一第十一PMOS电晶体,其一源极系连接至该第十PMOS 电晶体的一汲极,其一闸极系连接至该第三节点, 且其一汲极系连接至该第三节点; 一第十二NMOS电晶体,其一汲极系连接至该第三节 点,且其一闸极系连接至该第一节点;以及 一第十三NMOS电晶体,其一汲极系连接至该第十二 NMOS电晶体的一源极,其一闸极系连接至该反相器 的一输出,且其一源极系连接至该接地电压。 15.一种正反器,该正反器包括: 一第一PMOS电晶体,其一源极系连接至一电源供应 电压,且其一闸极系连接至一第二时脉讯号; 一第二NMOS电晶体,其一汲极系连接至该第一PMOS电 晶体的一汲极,且其一闸极系连接至一时脉脉冲讯 号; 一第三NMOS电晶体,其一汲极系连接至该第二NMOS电 晶体的一源极,其一闸极系连接至一输入资料,且 其一源极系连接至一接地电压; 一第一闩锁器,用来闩锁位于该第一PMOS电晶体及 该第二NMOS电晶体之间的一第一节点的一逻辑位准 ; 一第四PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第五NMOS电晶体,其一汲极系连接至该第四PMOS电 晶体的一汲极,且其一闸极系连接至该第二时脉讯 号; 一第六NMOS电晶体,其一汲极系连接至该第五NMOS电 晶体的一源极,其一闸极系连接至该第一节点,且 其一源极系连接至该接地电压;以及 一第二闩锁器,用来闩锁位于该第四PMOS电晶体及 该第五NMOS电晶体之间的一第二节点的一逻辑位准 。 16.如申请专利范围第15项所述之正反器,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;以及 该时脉脉冲产生电路包括: 一第一反相器,其系接收一时脉讯号,并且产生一 第一时脉讯号; 一第二反相器,其系接收该第一时脉讯号,并且产 生该第二时脉讯号; 一第三反相器,其系接收该第二反相器的一输出; 一NAND闸,其系接收该时脉讯号与该第三反相器的 一输出;以及 一第四反相器,其系接收该NAND闸的一输出,并且产 生该时脉脉冲讯号。 17.如申请专利范围第15项所述之正反器,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;以及 该时脉脉冲产生电路包括: 一第一反相器,其系接收一时脉讯号,并且产生一 第一时脉讯号; 一第二反相器,其系接收该第一时脉讯号,并且产 生该第二时脉讯号; 一第三反相器,其系接收该第二反相器的一输出; 一NAND闸,用来接收该时脉讯号、一致能讯号、以 及该第三反相器的一输出;以及 一第四反相器,其系接收该NAND闸的一输出,并且产 生该时脉脉冲讯号。 18.如申请专利范围第15项所述之正反器,其中该第 一闩锁器包括: 一第一反相器,其系连接至该第一节点; 一第七PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一反相器的一输出 ; 一第八PMOS电晶体,其一源极系连接至该第七PMOS电 晶体的一汲极,且其一闸极系连接至该时脉脉冲讯 号;以及 一第九NMOS电晶体,其一汲极系连接至该第八PMOS电 晶体的一汲极,且其一闸极系连接至该第二时脉讯 号;以及 一第十NMOS电晶体,其一汲极系连接至该第九NMOS电 晶体的一源极,其一闸极系连接至该第一反相器的 该输出,且其一源极系连接至该接地电压。 19.如申请专利范围第15项到第17项的其中任一项所 述之正反器,其中该第二闩锁器包括: 一第二反相器,其系连接至该第二节点; 一第十一PMOS电晶体,其一源极系连接至该电源供 应电压,且其一闸极系连接至该第二反相器的一输 出; 一第十二PMOS电晶体,其一源极系连接至该第十一 PMOS电晶体的一汲极,且其一闸极系连接至该时脉 脉冲讯号; 一第十三NMOS电晶体,其一汲极系连接至该第十二 PMOS电晶体的一汲极,且其一闸极系连接至该第一 时脉讯号;以及 一第十四NMOS电晶体,其一汲极系连接至该第十三 NMOS电晶体的一源极,其一闸极系连接至该第二反 相器的该输出,且其一源极系连接至该接地电压。 20.一种正反器,该正反器包括: 一第一PMOS电晶体,其一源极系连接至一电源供应 电压,且其一闸极系连接至一第二时脉讯号; 一第二NMOS电晶体,其一汲极系连接至该第一PMOS电 晶体的一汲极,且其一闸极系连接至一输入资料; 一第三NMOS电晶体,其一汲极系连接至该第二NMOS电 晶体的一源极,其一闸极系连接至一时脉脉冲讯号 ,且其一源极系连接至一接地电压; 一第一闩锁器,用来闩锁位于该第一PMOS电晶体及 该第二NMOS电晶体之间的一第一节点的一逻辑位准 ; 一第四PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第五NMOS电晶体,其一汲极系连接至该第四PMOS电 晶体的一汲极,且其一闸极系连接至该第一节点; 一第六NMOS电晶体,其一汲极系连接至该第五NMOS电 晶体的一源极,其一闸极系连接至该时脉脉冲讯号 ;以及 一第二闩锁器,用来闩锁位于该第四PMOS电晶体及 该第五NMOS电晶体之间的一第二节点的一逻辑位准 。 21.如申请专利范围第20项所述之正反器,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;而且 该时脉脉冲产生电路包括: 一第一反相器,其系接收一时脉讯号; 一第二反相器,其系接收该第一反相器的一输出, 并且产生该第二时脉讯号; 一第三反相器,其系接收该第二反相器的一输出; 一NAND闸,其系接收该时脉讯号与该第三反相器的 一输出;以及 一第四反相器,其系接收该NAND闸的一输出,并且产 生该时脉脉冲讯号。 22.如申请专利范围第20项所述之正反器,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;而且 该时脉脉冲产生电路包括: 一第一反相器,其系接收一时脉讯号; 一第二反相器,其系接收该第一反相器的一输出, 并且产生该第二时脉讯号; 一第三反相器,其系接收该第二反相器的一输出; 一NAND闸,用来接收该时脉讯号、一致能讯号、以 及该第三反相器的一输出;以及 一第四反相器,其系接收该NAND闸的一输出,并且产 生该时脉脉冲讯号。 23.如申请专利范围第20项所述之正反器,其中该第 一闩锁器包括: 一第一反相器,其系连接至该第一节点; 一第七PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一反相器的一输出 ; 一第八PMOS电晶体,其一源极系连接至该第七PMOS电 晶体的一汲极,且其一闸极系连接至该时脉脉冲讯 号;以及 一第九NMOS电晶体,其一汲极系连接至该第八PMOS电 晶体的一汲极,且其一闸极系连接至该第二时脉讯 号;以及 一第十NMOS电晶体,其一汲极系连接至该第九NMOS电 晶体的一源极,其一闸极系连接至该第一反相器的 该输出,且其一源极系连接至该接地电压。 24.如申请专利范围第20项所述之正反器,其中该第 一闩锁器包括: 一第二反相器,其系连接至该第一节点;以及 一第三反相器,其系接收该第二反相器的一输出, 且其一输出系连接至该第一节点。 25.如申请专利范围第20项所述之正反器,其中该第 二闩锁器包括: 一第四反相器,其系连接至该第二节点;以及 一第五反相器,其系接收该第二反相器的一输出, 且其一输出系连接至该第二节点。 26.一种复合闸,该复合闸对应于一三输入AND闸,其 包括: 一输入部份,其系包括在一电源供应电压及一第一 节点之间并联的第一到第三PMOS电晶体,以及在该 第一节点及一第二节点之间串联的第一到第三NMOS 电晶体,其中该第一PMOS电晶体及该第一NMOS电晶体 的闸极,系连接至一第一输入资料,该第二PMOS电晶 体及该第二NMOS电晶体的闸极,系连接至一第二输 入资料,且该第三PMOS电晶体及该第三NMOS电晶体的 闸极,系连接至一第三输入资料; 一第四NMOS电晶体,其一汲极系连接至到该第三NMOS 电晶体的一源极,其一闸极系连接至一时脉脉冲讯 号,且其一源极系连接至一接地电压; 一第一闩锁器,用来闩锁该第一及该第二节点的逻 辑位准; 一第五PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第六NMOS电晶体,其一汲极系连接至该第五PMOS电 晶体的一汲极,且其一闸极系连接至该第一节点; 一第七NMOS电晶体,其一汲极系连接至该第六NMOS电 晶体的一源极,其一闸极系连接至该时脉脉冲讯号 ,且其一源极系连接至该接地电压;以及 一第二闩锁器,用来闩锁位于该第五PMOS电晶体及 该第六NMOS电晶体之间的一第三节点的一逻辑位准 。 27.一种复合闸,该复合闸对应于一三输入OR闸,其包 括: 一输入部份,其系包括在一电源供应电压及一第一 节点之间串联的第一到第三PMOS电晶体,以及在该 第一节点及一第二节点之间并联的第一到第三NMOS 电晶体,其中该第一PMOS电晶体及该第一NMOS电晶体 的闸极,系连接至一第一输入资料,该第二PMOS电晶 体及该第二NMOS电晶体的闸极,系连接至一第二输 入资料,且该第三PMOS电晶体及该第三NMOS电晶体的 闸极,系连接至一第三输入资料; 一第四NMOS电晶体,其一汲极系连接至到该第三NMOS 电晶体的一源极,其一闸极系连接至一时脉脉冲讯 号,且其一源极系连接至一接地电压; 一第一闩锁器,用来闩锁该第一及该第二节点的逻 辑位准; 一第五PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第六NMOS电晶体,其一汲极系连接至该第五PMOS电 晶体的一汲极,且其一闸极系连接至该第一节点; 一第七NMOS电晶体,其一汲极系连接至该第六NMOS电 晶体的一源极,其一闸极系连接至该时脉脉冲讯号 ,且其一源极系连接至该接地电压;以及 一第二闩锁器,用来闩锁位于该第五PMOS电晶体及 该第六NMOS电晶体之间的一第三节点的一逻辑位准 。 28.一种复合闸,该复合闸对应于一四输入AOI闸,其 包括: 一输入部份,其系包括连接在一电源供应电压及一 第一节点之间,互相串联的第一及第二PMOS电晶体 与互相串联的第三及第四PMOS电晶体,以及连接在 该第一节点及一第二节点之间,互相串联的第一及 第二NMOS电晶体与互相串联的第三及第四NMOS电晶 体,其中该第一PMOS电晶体及该第一NMOS电晶体的闸 极,系连接至一第一输入资料,该第二PMOS电晶体及 该第二NMOS电晶体的闸极,系连接至一第二输入资 料,该第三PMOS电晶体及该第三NMOS电晶体的闸极,系 连接至一第三输入资料,且该第四PMOS电晶体及该 第四NMOS电晶体的闸极,系连接至一第四输入资料; 一第五NMOS电晶体,其一汲极系连接至到该第二及 该第四NMOS电晶体的源极,其一闸极系连接至一时 脉脉冲讯号,且其一源极系连接至一接地电压; 一第一闩锁器,用来闩锁该第一及该第二节点的逻 辑位准; 一第六PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第七NMOS电晶体,其一汲极系连接至该第六PMOS电 晶体的一汲极,且其一闸极系连接至该第一节点; 一第八NMOS电晶体,其一汲极系连接至该第七NMOS电 晶体的一源极,其一闸极系连接至该时脉脉冲讯号 ,且其一源极系连接至该接地电压;以及 一第二闩锁器,用来闩锁位于该第六PMOS电晶体及 该第七NMOS电晶体之间的一第三节点的一逻辑位准 。 29.如申请专利范围第26项到第28项的其中任一项所 述之复合闸,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;以及 该时脉脉冲产生电路包括: 第一到第三反相器,其系接收一时脉讯号,且系互 相串联; 一NAND闸,用来接收该时脉讯号与该第三反相器的 一输出;以及 一第四反相器,其系接收该NAND闸的一输出,并且产 生该时脉脉冲讯号。 30.如申请专利范围第26项到第28项的其中任一项所 述之复合闸,其中该第一闩锁器包括: 一第九PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第三节点; 一第十PMOS电晶体,其一源极系连接至该第九PMOS电 晶体的一汲极,其一闸极系连接至该时脉脉冲讯号 ,且其一汲极系连接至该第一节点;以及 一第十一NMOS电晶体,其一汲极系连接至该第二节 点,其一闸极系连接至该第三节点,且其一源极系 连接至该接地电压。 31.如申请专利范围第26项到第28项的其中任一项所 述之复合闸,其中该第二闩锁器包括: 一反相器,其系连接至该第三节点; 一第十二PMOS电晶体,其一源极系连接至该电源供 应电压,且其一闸极系连接至该反相器的一输出; 一第十三PMOS电晶体,其一源极系连接至该第十二 PMOS电晶体的一汲极,且其一闸极系连接至该第三 节点; 一第十四NMOS电晶体,其一汲极系连接至该第十三 PMOS电晶体的一汲极,且其一闸极系连接至该第一 节点;以及 一第十五NMOS电晶体,其一汲极系连接至该第十四 NMOS电晶体的一源极,其一闸极系连接至该反相器 的一输出,且其一源极系连接至该接地电压。 32.一种复合闸,该复合闸对应于一三输入AND闸,其 包括: 一第一PMOS电晶体,其一源极系连接至一电源供应 电压,且其一闸极系连接至一第二时脉讯号; 一第二NMOS电晶体,其一汲极系连接至该第一PMOS电 晶体的一汲极,且其一闸极系连接至一时脉脉冲讯 号; 一输入部份,其系包括在该第二NMOS电晶体的一源 极与一接地电压之间串联的第三到第五NMOS电晶体 ,其中该第三NMOS电晶体的一闸极,系连接至一第一 输入资料,该第四NMOS电晶体的一闸极,系连接至一 第二输入资料,且该第五NMOS电晶体的一闸极,系连 接至一第三输入资料; 一第一闩锁器,用来闩锁位于该第一PMOS电晶体及 该第二NMOS电晶体之间的一第一节点的一逻辑位准 ; 一第六PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第七NMOS电晶体,其一汲极系连接至该第六PMOS电 晶体的一汲极,且其一闸极系连接至该第二时脉讯 号; 一第八NMOS电晶体,其一汲极系连接至该第七NMOS电 晶体的一源极,其一闸极系连接至该第一节点,且 其一源极系连接至该接地电压;以及 一第二闩锁器,用来闩锁位于该第六PMOS电晶体及 该第七NMOS电晶体之间的一第二节点的一逻辑位准 。 33.一种复合闸,该复合闸对应于一三输入OR闸,其包 括: 一第一PMOS电晶体,其一源极系连接至一电源供应 电压,且其一闸极系连接至一第二时脉讯号; 一第二NMOS电晶体,其一汲极系连接至该第一PMOS电 晶体的一汲极,且其一闸极系连接至一时脉脉冲讯 号; 一输入部份,其系包括在该第二NMOS电晶体的一源 极与一接地电压之间并联的第三到第五NMOS电晶体 ,其中该第三NMOS电晶体的一闸极,系连接至一第一 输入资料,该第四NMOS电晶体的一闸极,系连接至一 第二输入资料,且该第五NMOS电晶体的一闸极,系连 接至一第三输入资料; 一第一闩锁器,用来闩锁位于该第一PMOS电晶体及 该第二NMOS电晶体之间的一第一节点的一逻辑位准 ; 一第六PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第七NMOS电晶体,其一汲极系连接至该第六PMOS电 晶体的一汲极,且其一闸极系连接至该第二时脉讯 号; 一第八NMOS电晶体,其一汲极系连接至该第七NMOS电 晶体的一源极,其一闸极系连接至该第一节点,且 其一源极系连接至该接地电压;以及 一第二闩锁器,用来闩锁位于该第六PMOS电晶体及 该第七NMOS电晶体之间的一第二节点的一逻辑位准 。 34.一种复合闸,该复合闸对应于一三输入OR闸,其包 括: 一第一PMOS电晶体,其一源极系连接至一电源供应 电压,且其一闸极系连接至一第二时脉讯号; 一输入部份,其系包括并联在该第一PMOS电晶体的 一汲极与一接地电压之间,互相串联的第一及第四 NMOS电晶体,互相串联的第二及第五NMOS电晶体,以及 互相串联的第三及第六NMOS电晶体,其中该第一NMOS 电晶体的一闸极,系连接至一第一输入资料,该第 二NMOS电晶体的一闸极,系连接至一第二输入资料, 该第三NMOS电晶体的一闸极,系连接至一第三输入 资料,且该第四到该第六NMOS电晶体的闸极,系连接 至一时脉脉冲讯号; 一第一闩锁器,用来闩锁位于该第一PMOS电晶体的 一汲极与该第一到该第三NMOS电晶体的每一该些汲 极之间的一第一节点的一逻辑位准; 一第七PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第八NMOS电晶体,其一汲极系连接至该第七PMOS电 晶体的一汲极,且其一闸极系连接至该第二时脉讯 号; 一第九NMOS电晶体,其一汲极系连接至该第八NMOS电 晶体的一源极,其一闸极系连接至该第一节点,且 其一源极系连接至该接地电压;以及 一第二闩锁器,用来闩锁位于该第七PMOS电晶体及 该第八NMOS电晶体之间的一第二节点的一逻辑位准 。 35.一种复合闸,该复合闸对应于一三输入OR闸,其包 括: 一第一PMOS电晶体,其一源极系连接至一电源供应 电压,且其一闸极系连接至一第二时脉讯号; 一输入部份,其系包括在该第一PMOS电晶体的一汲 极与一第二节点之间互相并联的第一到第三NMOS电 晶体,其中该第一NMOS电晶体的一闸极,系连接至一 第一输入资料,该第二NMOS电晶体的一闸极,系连接 至一第二输入资料,且该第三NMOS电晶体的一闸极, 系连接至一第三输入资料; 一第四NMOS电晶体,其一汲极系连接至该第二节点, 其一闸极系连接至一时脉脉冲讯号,且其一源极系 连接至一接地电压; 一第一闩锁器,用来闩锁位于该第一PMOS电晶体的 一汲极与该第一到该第三NMOS电晶体的每一该些汲 极之间的一第一节点的一逻辑位准; 一第五PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第六NMOS电晶体,其一汲极系连接至该第五PMOS电 晶体的一汲极,且其一闸极系连接至该第二时脉讯 号; 一第七NMOS电晶体,其一汲极系连接至该第六NMOS电 晶体的一源极,其一闸极系连接至该第一节点,且 其一源极系连接至该接地电压;以及 一第二闩锁器,用来闩锁位于该第五PMOS电晶体及 该第六NMOS电晶体之间的一第二节点的一逻辑位准 。 36.一种复合闸,该复合闸对应于一六输入AOI闸,其 包括: 一第一PMOS电晶体,其一源极系连接至一电源供应 电压,且其一闸极系连接至一第二时脉讯号; 一第二NMOS电晶体,其一汲极系连接至该第一PMOS电 晶体的一汲极,且其一闸极系连接至一时脉脉冲讯 号; 一输入部份,其系包括并联在该第一PMOS电晶体的 一汲极与一接地电压之间,互相串联的第三及第六 NMOS电晶体,互相串联的第四及第七NMOS电晶体,以及 互相串联的第五及第八NMOS电晶体,其中该第三NMOS 电晶体的一闸极,系连接至一第一输入资料,该第 四NMOS电晶体的一闸极,系连接至一第二输入资料, 该第五NMOS电晶体的一闸极,系连接至一第三输入 资料,该第六NMOS电晶体的一闸极,系连接至一第四 输入资料,该第七NMOS电晶体的一闸极,系连接至一 第五输入资料,且该第八NMOS电晶体的一闸极,系连 接至一第六输入资料; 一第一闩锁器,用来闩锁位于该第一PMOS电晶体及 该第二NMOS电晶体之间的一第一节点的一逻辑位准 ; 一第九PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第十NMOS电晶体,其一汲极系连接至该第九PMOS电 晶体的一汲极,且其一闸极系连接至该第二时脉讯 号; 一第十一NMOS电晶体,其一汲极系连接至该第十NMOS 电晶体的一源极,其一闸极系连接至该第一节点, 且其一源极系连接至该接地电压;以及 一第二闩锁器,用来闩锁位于该第九PMOS电晶体及 该第十NMOS电晶体之间的一第二节点的一逻辑位准 。 37.如申请专利范围第32项到第36项的其中任一项所 述之复合闸,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;而且 该时脉脉冲产生电路包括: 一第一反相器,其系接收一时脉讯号,并且产生一 第一时脉讯号; 一第二反相器,其系接收该第一时脉讯号,并且产 生该第二时脉讯号; 一第三反相器,其系接收该第二反相器的一输出; 一NAND闸,用来接收该时脉讯号与该第三反相器的 一输出;以及 一第四反相器,其系接收该NAND闸的一输出,并且产 生该时脉脉冲讯号。 38.如申请专利范围第32项到第36项的其中任一项所 述之复合闸,其中该第一闩锁器包括: 一第一反相器,其系连接至该第一节点; 一第十二PMOS电晶体,其一源极系连接至该电源供 应电压,且其一闸极系连接至该第一反相器的一输 出; 一第十三PMOS电晶体,其一源极系连接至该第十二 PMOS电晶体的一汲极,且其一闸极系连接至该时脉 脉冲讯号; 一第十四NMOS电晶体,其一汲极系连接至该第十三 PMOS电晶体的一汲极,且其一闸极系连接至该第二 时脉讯号;以及 一第十五NMOS电晶体,其一汲极系连接至该第十四 NMOS电晶体的一源极,其一闸极系连接至该第一反 相器的该输出,且其一源极系连接至该接地电压。 39.如申请专利范围第32项到第36项的其中任一项所 述之复合闸,其中该第二闩锁器包括: 一第二反相器,其系连接至该第二节点; 一第十六PMOS电晶体,其一源极系连接至该电源供 应电压,且其一闸极系连接至该第二反相器的一输 出; 一第十七PMOS电晶体,其一源极系连接至该第十六 PMOS电晶体的一汲极,且其一闸极系连接至该时脉 脉冲讯号; 一第十八NMOS电晶体,其一汲极系连接至该第十七 PMOS电晶体的一汲极,且其一闸极系连接至该第一 时脉讯号;以及 一第十九NMOS电晶体,其一汲极系连接至该第十八 NMOS电晶体的一源极,其一闸极系连接至该第二反 相器的该输出,且其一源极系连接至该接地电压。 40.一种复合闸,该复合闸对应于一双输入AND闸,其 包括: 一第一PMOS电晶体,其一源极系连接至一电源供应 电压,其一闸极系连接至一时脉脉冲讯号,且其一 汲极系连接至一第一节点; 一输入部份,其系包括在该第一节点及一第二节点 之间串联的第二及第三NMOS电晶体,其中该第二NMOS 电晶体的一闸极,系连接至一第一输入资料,且该 第三NMOS电晶体的一闸极,系连接至一第二输入资 料; 一第四NMOS电晶体,其一汲极系连接至该第二节点, 其一闸极系连接至该时脉脉冲讯号,且其一源极系 连接至一接地电压; 一第一闩锁器,用来闩锁该第一节点的一逻辑位准 ; 一第五PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第六NMOS电晶体,其一汲极系连接至该第五PMOS电 晶体的一汲极,且其一闸极系连接至该第一节点; 一第七NMOS电晶体,其一汲极系连接至该第六NMOS电 晶体的一源极,其一闸极系连接至该时脉脉冲讯号 ;以及 一第二闩锁器,用来闩锁位于该第五PMOS电晶体及 该第六NMOS电晶体之间的一第三节点的一逻辑位准 。 41.一种复合闸,该复合闸对应于一三输入OR闸,其包 括: 一第一PMOS电晶体,其一源极系连接至一电源供应 电压,其一闸极系连接至一时脉脉冲讯号,且其一 汲极系连接至一第一节点; 一输入部份,其系包括在该第一节点及一第二节点 之间并联的第二到第四NMOS电晶体,其中该第二NMOS 电晶体的一闸极,系连接至一第一输入资料,该第 三NMOS电晶体的一闸极,系连接至一第二输入资料, 且该第四NMOS电晶体的一闸极,系连接至一第三输 入资料; 一第五NMOS电晶体,其一汲极系连接至该第四NMOS电 晶体的一源极,其一闸极系连接至该时脉脉冲讯号 ,且其一源极系连接至一接地电压; 一第一闩锁器,用来闩锁位于该第一PMOS电晶体的 一汲极与该第二到该第四NMOS电晶体的每一该些汲 极之间的该第一节点的一逻辑位准; 一第六PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第七NMOS电晶体,其一汲极系连接至该第六PMOS电 晶体的一汲极,且其一闸极系连接至该第一节点; 一第八NMOS电晶体,其一汲极系连接至该第七NMOS电 晶体的一源极,其一闸极系连接至该时脉脉冲讯号 ;以及 一第二闩锁器,用来闩锁位于该第六PMOS电晶体及 该第七NMOS电晶体之间的一第三节点的一逻辑位准 。 42.一种复合闸,该复合闸对应于一六输入AOI闸,其 包括: 一第一PMOS电晶体,其一源极系连接至一电源供应 电压,其一闸极系连接至一时脉脉冲讯号,且其一 汲极系连接至一第一节点; 一输入部份,其系包括并联在该第一节点及一第二 节点之间,互相串联的第二及第五NMOS电晶体,互相 串联的第三及第六NMOS电晶体,以及互相串联的第 四及第七NMOS电晶体,其中该第二NMOS电晶体的一闸 极,系连接至一第一输入资料,该第三NMOS电晶体的 一闸极,系连接至一第二输入资料,该第四NMOS电晶 体的一闸极,系连接至一第三输入资料,该第五NMOS 电晶体的一闸极,系连接至一第四输入资料,该第 六NMOS电晶体的一闸极,系连接至一第五输入资料, 且该第七NMOS电晶体的一闸极,系连接至一第六输 入资料; 一第八NMOS电晶体,其一汲极系连接至该第二节点, 其一闸极系连接至该时脉脉冲讯号,且其一源极系 连接至一接地电压; 一第一闩锁器,用来闩于该第一PMOS电晶体的一汲 极与该第二到该第四NMOS电晶体的每一该些汲极之 间的一第一节点的一逻辑位准; 一第九PMOS电晶体,其一源极系连接至该电源供应 电压,且其一闸极系连接至该第一节点; 一第十NMOS电晶体,其一汲极系连接至该第九PMOS电 晶体的一汲极,且其一闸极系连接至该第一节点; 一第十一NMOS电晶体,其一汲极系连接至该第十NMOS 电晶体的一源极,且其一闸极系连接至该时脉脉冲 讯号;以及 一第二闩锁器,用来闩锁位于该第九PMOS电晶体及 该第十NMOS电晶体之间的一第二节点的一逻辑位准 。 43.如申请专利范围第40项到第42项的其中任一项所 述之复合闸,其中: 该时脉脉冲讯号系由一时脉脉冲产生电路,从一时 脉讯号所产生;以及 该时脉脉冲产生电路包括: 第一、第二、及第三反相器,其系接收一时脉讯号 ,且系互相串联; 一NAND闸,用来接收该时脉讯号与该第三反相器的 一输出;以及 一第四反相器,其系接收该NAND闸的一输出,并且产 生该时脉脉冲讯号。 44.如申请专利范围第40项到第42项的其中任一项所 述之复合闸,其中该第一闩锁器包括: 一第一反相器,其系连接至该第一节点;以及 一第十二PMOS电晶体,其一源极系连接至该电源供 应电压,其一闸极系连接至该第一反相器的一输出 ,且其一汲极系连接至该第一节点。 45.如申请专利范围第40项到第42项的其中任一项所 述之复合闸,其中该第二闩锁器包括: 一第二反相器,用来接收位于该第三节点上的一讯 号;以及 一第三反相器,其系接收该第二反相器的一输出, 且具有连接至该第三节点的一输出。 图式简单说明: 图1系绘示一个习知的正反器。 图2系绘示一个用来说明图1所示的正反器操作细 节的时序图。 图3系绘示一个根据本发明一实施例的正反器。 图4A到图4D系绘示在图3所示的正反器中,用来产生 时脉脉种示讯号的时脉脉冲产生电路的电路图。 图5系绘示一个用来说明图3所示的正反器操作细 节的时序图。 图6系绘示一个使用图3所示的正反器的三输入AND 闸。 图7系绘示一个使用图3所示的正反器的三输入OR闸 。 图8系绘示一个使用图3所示的正反器的四输入AOI 间。 图9系绘示一个根据本发明另一实施例的正反器。 图10系绘示一个用来说明图9所示的正反器操作细 节的时序图。 图11系绘示一个使用图9所示的正反器的三输入AND 闸。 图12系绘示一个使用图9所示的正反器的三输入OR 闸范例。 图13系绘示另一个使用图9所示的正反器的三输入 OR闸范例。 图14系绘示又另一个使用图9所示的正反器的三输 入OR闸范例。 图15系绘示一个使用图9所示的正反器的六输入AOI 闸。 图16系绘示一个简化的二输入AND闸。 图17系绘示一个简化的三输入OR闸。 图18系绘示一个简化的六输入AOI闸。 图19系绘示一个根据本发明又另一实施例的正反 器。 图20系绘示一个根据本发明再另一实施例的正反 器。 图21系绘示一个用来说明图9及图10所示的正反器 操作细节的时序图。 |
