| 发明名称 | 组合多项式和自然乘法的乘法器架构 | ||
| 摘要 | 集成电路并联乘法电路可提供自然乘法乘积和具有GF(2)上系数的多项式乘积。并联乘法器硬件架构(图3)安排成部分积(P<SUB>i</SUB>，j)的加法，使得它从第一组加法器阶段(23)开始，该阶段执行加法而不接收任何进位项作为输入，并且进位项(e<SUB>k+1</SUB>)的加法一直延迟到安排在第一组之后的第二组加法器阶段(29)。将加法器分成两组的有意安排使得多项式乘积(d<SUB>k</SUB>)能从第一组加法的结果(s<SUB>k</SUB>)中提取，以及使自然乘积(c<SUB>k</SUB>)能从第二组加法的结果中提取。 | ||
| 申请公布号 | CN1781076A | 申请公布日期 | 2006.05.31 |
| 申请号 | CN200480009432.3 | 申请日期 | 2004.03.22 |
| 申请人 | 爱特梅尔股份有限公司 | 发明人 | V·杜帕丘斯;L·帕利斯 |
| 分类号 | G06F7/52(2006.01) | 主分类号 | G06F7/52(2006.01) |
| 代理机构 | 上海专利商标事务所有限公司 | 代理人 | 李玲 |
| 主权项 | 1.一种提供具有GF(2)上系数的多项式乘法乘积和自然乘法乘积的并联乘法器硬件架构，其特征在于，所述乘法器架构包括：AND门阵列，其输入与操作数比特相连，而输出提供一个所述操作数比特的部分积的完整集，各个部分积可由比特重要性或“权重”表征；加法架构，安排成累加所述相同权重的部分积，所述加法架构分多个阶段构建，第一组阶段可安排成添加部分积而不从所述加法架构的较低权重部分接收任何进位输入，第二组阶段可安排成将来自所述加法架构的较低权重部分的进位输入加到来自前面阶段的结果中，两个组中的阶段都向所述加法架构的较高权重部分提供进位输出；以及连接所述第一组阶段和所述第二组阶段之间的装置，用于提取所述第一阶段加法结果作为多项式乘法乘积，所述自然乘法乘积可从所述第二组阶段末端提取。 | ||
| 地址 | 美国加利福尼亚州 | ||