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1.一种设在第一电子模组与第二电子模组之间并 操作性连接于第一电子模组之数据滙流排之电子 功能性核对方法,该方法之步骤包括: 通过数据滙流排将第一位元组合模型传送至第二 电子模组; 根据所接收之第一位元组合模型以在第二电子模 组中产生第二位元组合模型;及 通过数据滙流排将第二位元组合模型传送至第一 电子模组。 2.如申请专利范围第1项所述之方法,该方法之步骤 另外包括: 将所接收之第二位元组合模型与第一位元组合模 型作一比较以根据预设关系测定可用数据滙流排 宽度。 3.如申请专利范围第1项所述之方法,其中该第一位 元组合模型具有"0"与"1"之交替组合模型。 4.如申请专利范围第1项所述之方法,其中在所接收 之第一位元组合模型及第二位元组合模型中之各 个位元具有"0"或"1"之値,而第二位元组合模型系与 所接收之第一组合模型呈互补,使第二位元组合模 型中之一位元之値与接收第一位元组合模型中之 反应位元之値相异。 5.如申请专利范围第2项所述之方法,其中该第一电 子模组具有由位元预定数目所定义之最大滙流排 宽度,而所接收之第二位元组合模型具有一单节其 中组合模型系与第一位元组合模型之反应部份呈 互补性,而其中该比较程序可根据单节测定数据滙 流排之可用宽度。 6.如申请专利范围第1项所述之方法,该方法之步骤 另外包括: 通过数据滙流排传送第三位元组合模型至第二电 子模组,其中该第三位元组合模型系与第一位元组 合模型呈互补性;及 通过数据滙流排自第二电子模组接收第四位元组 合模型,该第四位元组合模型具有与在第二电子模 组中接收之第三位元组合模型有预设关系。 7.如申请专利范围第6项所述之方法,该方法之步骤 另外包括: 比较在第一电子模组中接收之第四位元组合模型 与第三位元组合模型以测定可用之滙流排宽度。 8.如申请专利范围第6项所述之方法,其中该第二电 子模组具有一记忆卡。 9.如申请专利范围第8项所述之方法,其中该第一电 子模组具有最大滙流排宽度,而记忆卡具有数个数 据销针,数据销针之数目系与在最大滙流排宽度上 传送之位元数目相等。 10.如申请专利范围第8项所述之方法,其中该第一 电子模组具有最大滙流排宽度,而记忆卡具有数个 数据销针,数据销针之数目系小于最大滙流排宽度 上传送之位元数目。 11.如申请专利范围第8项所述之方法,其中该第一 电子模组具有最大滙流排宽度,而记忆卡具有数个 数据销针,数据销针之数目系大于最大滙流排宽度 上传送之位元数目。 12.一种电子装置所用之记忆单元,该电子装置具有 主机电子模组以处理数据及数据滙流排以操作性 连接主机模组至记忆单元,该记忆单元具有: 通过数据滙流排从主机模组接收第一位元组合模 型之装置;及 回应所接收之第一位元组合模型以提供数据滙流 排中之第二位元组合模型之装置,其中该第二位元 组合模型与所接收第一位元组合模型有预设关系 。 13.如申请专利范围第12项所述之记忆单元,其中该 主机模组系用以比较第一位元组合模型与在主机 模组中所接收之第二位元组合模型,以根据预设关 系测定数据滙流排之可用滙流排宽度。 14.如申请专利范围第12项所述之记忆单元,其中该 接收第一位元组合模型具有"0"与"1"之交替组合模 型,而第二位元组合模型系与所接收之第一位元组 合模型呈互补性。 15.如申请专利范围第13项所述之记忆单元,其中该 数据滙流排具有最大滙流排宽度,而该记忆单元具 有数个操作性连接至数据滙流排之数据销针,其中 该数据销针之数目系小于最大滙流排宽度上传送 之数据位元之数目。 16.如申请专利范围第13项所述之记忆单元,其中该 数据滙流排具有最大滙流排宽度,而该记忆单元具 有数个操作性连接至数据滙流排之数据销针,其中 该数据销针之数目系小于最大滙流排宽度上传送 之数据位元之数目。 17.如申请专利范围第13项所述之记忆单元,其中该 数据滙流排具有最大滙流排宽度,而该记忆单元具 有数个操作性连接至数据滙流排之数据销针,其中 该数据销针之数目系大于最大滙流排宽度上传送 之数据位元之数目。 18.一种具有接收记忆单元之设备之电子装置,该电 子装置具有: 一数据处理器; 将数据处理器联接于记忆单元之一数据滙流排;及 核对该数据滙流排之电子功能之一程式,该程式包 括: 通过该数据滙流排提供第一位元组合模型至该记 忆单元之程式码。 19.如申请专利范围第18项所述之电子装置,其中该 程式另外包括: 用以比较第一位元组合模型与接收自记忆单元之 第二位元组合模型之另一程式码,其中该第二位元 组合模型系回应第一位元组合模型而提供与在记 忆单元中接收之第一位元组合模型有预设关系之 第二位元组合模型。 20.如申请专利范围第19项所述之电子装置,其中该 程式另外包括: 根据所接收之第二位元组合模型以测定数据滙流 排之可用滙流排宽度之第三程式码。 21.如申请专利范围第18项所述之电子装置,其中该 程式核对数据滙流排之电子功能系在启动程序时 实施。 22.如申请专利范围第18项所述之电子装置,包括一 行动电话。 23如申请专利范围第18项所述之电子装置,其中该 记忆单元系设在另一电子装置上。 24如申请专利范围第18项所述之电子装置,其中该 记忆单元包括: 通过数据滙流排从主机模组接收第一位元组合模 型之装置;及 回应所接收之第一位元组合模型以提供第二位元 组合模型予数据滙流排之装置。 25.如申请专利范围第18项所述之电子装置,其中该 第一位元组合模型具有"0"与"1"之交替组合模型。 26.如申请专利范围第18项所述之电子装置,其中该 接收第一位元组合模型与第二位元组合模型之各 个位元具有"0"或"1"之値,而第二位元组合模型系与 接收第一位元组合模型呈互补性。 27.如申请专利范围第20项所述之电子装置,其中该 程式另外包括: 通过数据滙流排提供第三位元组合模型至记忆单 元之另一程式码,其中该第三位元组合模型系与第 一位元组合模型呈互补性,故可提供另一程式码比 较第三位元组合模型及通过数据滙流排自记忆单 元接收之第四位元组合模型,该第四位元组合模型 系回应在记忆单元中接收之第三位元组合模型,而 第四位元组合模型与接收第三位元组合模型具有 预设关系,而其中该第三程式码亦根据接收第四位 元组合模型以测定数据滙流排之可用宽度。 图式简单说明: 第1图系具有连接记忆卡之主机模组之一电子装置 之块状图,其中该主机模组系传送测试位元组合模 型至记忆卡。 第2图系同一电子装置之块状图,其中该记忆卡系 传送反应位元组合模型至主机模组。 第3图系根据本发明可进行数据滙流排之核对之行 动电话之示意图。 第4图系具有产生回应测试位元组合模型之反应位 元组合模型之装置之记忆单元之示意图。 第5图系互相交换于第一电子模组与第二电子模组 之间以测定其间之可用数据滙流排宽度之组合模 型之块状图。 第6图系本发明之数据滙流排宽度核对程序之流程 图。 |
