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Der Erfindung, die ein Verfahren zur Verminderung des Auswertungsaufwands bei der Kontrolle von Layoutänderungen bei Halbleiterchips betrifft, liegt die Aufgabe zugrunde, ein Verfahren zur Verminderung des Auswertungsaufwands zu schaffen, womit der Umfang der auszuwertenden Daten reduziert, die Sicherheit bei der Auswertung erhöht und der Kostenaufwand für die Auswertung minimiert wird. Diese Aufgabe wird dadurch gelöst, dass in einem ersten Vergleich eines ersten Layouts mit den Verdrahtungs- und Layoutregeln eine erste Gruppe von Fehlerdaten erzeugt wird, dass in einem zweiten Vergleich eines zweiten Layouts, welches durch Layoutänderungen des ersten Layouts erzeugt wird, mit den Verdrahtungs- und Layoutregeln eine zweite Gruppe von Fehlerdaten erzeugt wird und dass aus der ersten und aus der zweiten Gruppe von Fehlerdaten durch einen Vergleich beider Gruppen von Fehlerdaten nur die in beiden Gruppen von Fehlerdaten unterschiedlichen Fehlerdaten bestimmt und zur Auswertung ausgegeben werden.
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