| 主权项 |
1.一种半导体装置,包含: 一基板; 复数之电晶体,形成于该基板上,藉由同一电源提 供的一电压操作,各该复数之电晶体,具一闸极介 电层,该复数之电晶体,具相异的电晶体厚度; 其中,该复数之电晶体中具最薄的闸极介电层的一 电晶体,被选定作为电源保护元件。 2.如申请专利范围第1项之半导体装置,其中,被选 定作为电源保护元件的该电晶体的临界电压,高于 具有闸极介电层厚度与该选定之电晶体相同的电 晶体的临界电压,或者高于除该选定之电晶体外其 余该复数之电晶体中具有最薄的闸极介电层厚度 的电晶体的临界电压。 3.如申请专利范围第1项之半导体装置,其中,该复 数之电晶体的制造,系藉由一多氧化层制程,以形 成二或更多闸极介电层,各自具有不同的膜厚,该 复数之电晶体至少包含三种电晶体,各别具有不同 组合的闸极介电层膜厚与临界电压。 4.如申请专利范围第2项之半导体装置,其中,该复 数之电晶体的制造,系藉由一多氧化层制程,以形 成二或更多闸极介电层,各自具有不同的膜厚,该 复数之电晶体至少包含三种电晶体,各别具有不同 组合的闸极介电层膜厚与临界电压。 5.如申请专利范围第1项之半导体装置,其中,该复 数之电晶体,设置于一周围有一I/O埠(输出/入埠)的 内部电路。 6.如申请专利范围第1项之半导体装置,其中,该复 数之电晶体,包含一高速运算型电晶体以及一低消 耗电力型电晶体,被选定作为电源保护元件之该电 晶体,具有高于该高速运算型电晶体的临界电压。 7.如申请专利范围第1项之半导体装置,其中,该复 数之电晶体,包含一高速运算型电晶体以及一低消 耗电力型电晶体,被选定作为电源保护元件之该电 晶体,具有与该高速运算型电晶体的闸极介电层相 同或更薄膜厚的闸极介电层。 8.如申请专利范围第1项之半导体装置,其中,该复 数之电晶体,包含一高速运算型电晶体以及一低消 耗电力型电晶体,被选定作为电源保护元件之该电 晶体,其漏电流小于该高速运算型电晶体的漏电流 。 9.如申请专利范围第1项之半导体装置,其中,该复 数之电晶体,包含一高速运算型电晶体以及一低消 耗电力型电晶体,被选定作为电源保护元件之该电 晶体,具有高于该高速运算型电晶体的临界电压, 以及具有与该高速运算型电晶体的闸极介电层相 同或更薄膜厚的闸极介电层。 10.如申请专利范围第9项之半导体装置,其中,该复 数之电晶体,设置于一周围有一I/O埠(输出/入埠)的 内部电路。 11.一种半导体装置的制造方法,包含: 形成内部电路于一基板上的步骤,该内部电路包含 复数之电晶体群,各该复数之电晶体,具有独立设 定膜厚之闸极介电层,其中, 形成该内部电路的步骤包含形成至少一作为电源 保护元件的该电晶体,作为电源保护元件的该电晶 体被包含在具有最薄的闸极介电层之该电晶体群 其中之一,且作为电源保护元件的该电晶体之临界 电压高于包含在具有最薄的闸极介电层之该电晶 体群其中之一的其他该电晶体之临界电压。 12.如申请专利范围第11项之半导体装置的制造方 法,其中形成该内部电路的该步骤,包含: 进行第一次离子掺杂植入至一第一形成区,以形成 具有最薄的闸极介电层之该电晶体群其中之一;以 及 进行第二次离子掺杂植入至一第二形成区,以形成 闸极介电层比具有最薄的闸极介电层之该电晶体 群其中之一的闸极介电层厚的该电晶体群其中之 一; 其中该第二次离子掺杂植入被施行在形成该电源 保护元件的区域上,该电源保护元件被包含在具有 最薄的闸极介电层之该电晶体群其中之一,且该电 源保护元件藉由第一次离子掺杂植入以及第二次 离子掺杂植入而形成。 13.如申请专利范围第11项之半导体装置的制造方 法,其中,形成内部电路的步骤,包含形成该电源保 护元件的闸极介电层,以及同时至少形成该复数之 电晶体中的一电晶体;用于该电源保护元件的通道 剂量,超过至少该复数之电晶体中的一电晶体的通 道剂量。 14.如申请专利范围第11项之半导体装置的制造方 法,其中,用于该电源保护元件的通道剂量,等于内 部电路该复数之电晶体中至少二个电晶体的通道 剂量的和。 15.如申请专利范围第11项之半导体装置的制造方 法,其中,形成内部电路的步骤,包含: 进行第一次离子掺杂植入该复数之电晶体中除该 电源保护元件的第一电晶体的第一形成区; 进行第二次离子掺杂植入该复数之电晶体中除该 电源保护元件或第一电晶体的第二电晶体的第二 形成区; 其中,进行第一次离子掺杂植入与第二次离子掺杂 植入时,植入该电源保护元件的一区域,用以调整 该电源保护元件的临界电压。 图式简单说明: 图1是一示意平面图,表示根据本发明实施例的半 导体装置的内部构造。 图2是图1的部分内部电路的电路图。 图3是图1的内部电路、电源保护电路、以及输出/ 入埠的功能交互对照表。 图4a是一示意剖面图,用以逐步说明图1的半导体装 置的制造方法。 图4b是一示意剖面图,用以逐步说明图1的半导体装 置的制造方法。 图5c是一示意剖面图,用以逐步说明图1的半导体装 置的制造方法。 图5d是一示意剖面图,用以逐步说明图1的半导体装 置的制造方法。 图6e是一示意剖面图,用以逐步说明图1的半导体装 置的制造方法。 图7f是一示意剖面图,用以逐步说明图1的半导体装 置的制造方法。 图7g是一示意剖面图,用以逐步说明图1的半导体装 置的制造方法。 图8h是一示意剖面图,用以逐步说明图1的半导体装 置的制造方法。 图8i是一示意剖面图,用以逐步说明图1的半导体装 置的制造方法。 图9j是一示意剖面图,用以逐步说明图1的半导体装 置的制造方法。 图9k是一示意剖面图,用以逐步说明图1的半导体装 置的制造方法。 图101是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图l0m是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图11n是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图11o是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图12a是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图12b是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图13c是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图13d是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图14e是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图14f是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图15g是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图15h是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图16i是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图16j是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图17k是一示意剖面图,用以逐步说明图1的半导体 装置的制造方法。 图18是一习知LSI的内部电路的电路图 |
