| 主权项 |
1.一种可程式逻辑控制器之计数方法,该可程式逻辑控制器具有一第一处理单元与一第二处理单元,该第一处理单元用以执行低速脉波输出、低速计数以及执行第一群组指令,该第二处理单元用以根据一由该第一处理单元所产生之中断讯号,执行相对应之高速脉波输出、高速计数以及执行第二群组指令,该方法包括有下列步骤:(a)对该可程式逻辑控制器进行初始化并载入一使用者程式;(b)初始化该使用者程式中之比较计数设定;(c)初始化该使用者程式中之计数设定;(d)判断该计数设定之型态并进行计数模式的设定;(e)根据该计数模式之设定进行基本计数设定;以及(f)依据计数设定输出计数派波。2.如申请专利范围第1项所述之可程式逻辑控制器之计数方法,其中该步骤(b)更包括有下列步骤:扫瞄该使用者程式;判断该程式中是否有比较计数命令;以及根据判断的结果设定一比较计数旗标。3.如申请专利范围第1项所述之可程式逻辑控制器之计数方法,其中该步骤(c)更包括有下列步骤:扫瞄该使用者程式;判断该程式中是否有高速计数器命令或基本计数命令;以及根据判断的结果设定一计数旗标。4.如申请专利范围第1项所述之可程式逻辑控制器之计数方法,其中该步骤(d)中更包括有一判断该计数模式之设定是否影响计数器内部设定之命令格式之步骤。5.如申请专利范围第1项所述之可程式逻辑控制器之计数方法,其中该步骤(e)更包括有下列步骤:设定一计数致能旗标;在一系统脉波之上升缘且该计数致能旗标値为零时将一计数时间与该设定之计数致能旗标値储存至该第二微处理单元中;以及在一系统脉波之下降缘将计数値储存于计数命令所指定之一暂存器中。图式简单说明:第1图,系为本发明所应用之可程式逻辑控制器之系统方块图;第2图,系为本发明所揭露之计数方法之主流程图;第3图,系为本发明所揭露之计数方法中,比较计数设定初始化之详细流程图;第4图,系为本发明所揭露之计数方法中,计数设定初始化之详细流程图;以及第5图,系为本发明所揭露之计数方法中,基本计数设定之详细流程图。 |
