| 主权项 |
1.一种可节省制程成本之半导体装置,系包括:一增层式基板;至少一半导体晶片,系接置并电性连接至该增层式基板;一压合式基板,系用以承载并电性导接至该增层式基板;一封装胶体,系用以包覆住该半导体封晶片与增层式基板;以及多数之导电性元件,系植接于该压合式基板底面,俾供该半导体装置电性连接至外部装置。2.如申请专利范围第1项之可节省制程成本之半导体装置,复包含有一封装胶体用以包覆住该半导体晶片与该增层式基板上表面,俾形成一封装单元。3.如申请专利范围第1项之可节省制程成本之半导体装置,其中,该半导体晶片为覆晶式半导体晶片,其具有一电路面与一非电路面。4.如申请专利范围第3项之可节省制程成本之半导体装置,其中,该半导体晶片系以其电路面之金属凸块接置并电性连接至该增层式基板。5.如申请专利范围第3项之可节省制程成本之半导体装置,复包含有一覆晶底部填胶,用以填充至该覆晶式半导体晶片之下表面。6.如申请专利范围第3项之可节省制程成本之半导体装置,其中,该半导体晶片之非电路面系外露出该封装胶体。7.如申请专利范围第1项之可节省制程成本之半导体装置,其中,该导电元件为焊球。8.一种可节省制程成本之半导体装置,系包括:一增层式基板;至少一半导体晶片,系接置并电性连接至该增层式基板;一压合式基板,系用以承载并电性导接至该增层式基板;多数之焊线,系用以电性连接该增层式基板与该压合式基板;一封装胶体,系用以包覆住该半导体封晶片、增层式基板与焊线;以及多数之导电性元件,系植接于该压合式基板底面,俾供该半导体装置电性连接至外部装置。9.如申请专利范围第8项之可节省制程成本之半导体装置,其中,该半导体晶片为覆晶式半导体晶片,其具有一电路面与一非电路面。10.如申请专利范围第9项之可节省制程成本之半导体装置,其中,该半导体晶片系以其电路面之金属凸块接置并电性连接至该增层式基板。11.如申请专利范围第9项之可节省制程成本之半导体装置,复包含有一覆晶底部填胶,用以填充至该覆晶式半导体晶片之下表面。12.如申请专利范围第9项之可节省制程成本之半导体装置,其中,该半导体晶片之非电路面系外露出该封装胶体。13.如申请专利范围第8项之可节省制程成本之半导体装置,其中,该导电元件为焊球。14.一种可节省制程成本之半导体装置制法,系包括:提供一呈阵列排列之增层式基板,系包含有多数之基板单元;将至少一半导体晶片接置并电性连接至该增层式基板单元;进行切单,以分离各该电性导接有半导体晶片之增层式基板单元;以及将各该电性导接有半导体晶片之增层式基板单元接置并电性连接至一呈阵列排列之压合式基板并进行模压、植球与切单。15.如申请专利范围第14项之可节省制程成本之半导体装置制法,其中,于增层式基板切单前,可进行模压制程,俾使一封装胶体包覆住该半导体晶片与该增层式基板上表面。16.如申请专利范围第14项之可节省制程成本之半导体装置制法,其中,该半导体晶片为覆晶式半导体晶片,其具有一电路面与一非电路面。17.如申请专利范围第16项之可节省制程成本之半导体装置制法,其中,该半导体晶片系以其电路面之金属凸块接置并电性连接至该增层式基板。18.如申请专利范围第16项之可节省制程成本之半导体装置制法,其中,于该覆晶式半导体晶片藉由其电路面之金属凸块接置并电性连接至该增层式基板后,复可进行覆晶底部填胶制程。19.如申请专利范围第16项之可节省制程成本之半导体装置制法,其中,该半导体晶片之非电路面系外露出该封装胶体。20.如申请专利范围第14项之可节省制程成本之半导体装置制法,其中,该导电元件为焊球。21.一种可节省制程成本之半导体装置制法,系包括:提供一呈阵列排列之增层式基板,系包含有多数之基板单元;将至少一半导体晶片接置并电性连接至该增层式基板单元;进行切单,以分离各该电性导接有半导体晶片之增层式基板单元;将各该电性导接有半导体晶片之增层式基板单元接置并电性连接至一呈阵列排列之压合式基板;进行打线作业,以使该增层式基板电性导接至该压合式基板;以及对该电性导接有半导晶片与增层式基板之压合式基板进行模压、植球与切单。22.如申请专利范围第21项之可节省制程成本之半导体装置制法,其中,该半导体晶片为覆晶式半导体晶片,其具有一电路面与一非电路面。23.如申请专利范围第22项之可节省制程成本之半导体装置制法,其中,该半导体晶片系以其电路面之金属凸块接置并电性连接至该增层式基板。24.如申请专利范围第22项之可节省制程成本之半导体装置制法,其中,于该覆晶式半导体晶片藉由其电路面之金属凸块接置并电性连接至该增层式基板后,复可进行覆晶底部填胶制程。25.如申请专利范围第22项之可节省制程成本之半导体装置制法,其中,该半导体晶片之非电路面系外露出该封装胶体。26.如申请专利范围第21项之可节省制程成本之半导体装置制法,其中,该导电元件为焊球。图式简单说明:第1A至1D图系习知之压合式基板之制程剖面示意图;第2A至2E图系习知之增层式基板之制程剖面示意图;第3A至3E图系本发明之可节省制程成本之半导体装置之制法剖面示意图;第4图系本发明之可节省制程成本之半导体装置第二实施例剖面示意图;第5图系本发明之可节省制程成本之半导体装置第三实施例剖面示意图;以及第6图系本发明之可节省制程成本之半导体装置第四实施例剖面示意图。 |
